(完整)FPGA試卷+答案+超詳細(xì)解答

（完整（完整）FPGA試卷+答案+超詳細(xì)解答第第頁(yè)（不含草稿紙部分共12頁(yè)）SEL0001SEL00011011OTHERSCOUTAorBAxorBAandBAnorB(c)用whenelse語(yǔ)句(a)用f語(yǔ)句(b)(c)用whenelse語(yǔ)句--——————-————-——--庫(kù)引用--—libraryIEEE;useIEEE。std_logic_1164。all;-——-——-————實(shí)體聲明———--———--————--—entitymyMuxisport(sel:instd_logic_vector(1downto0);——選擇信號(hào)輸入兩位標(biāo)準(zhǔn)邏輯向量Ain，Bin：instd_logic_vector(1downto0);——數(shù)據(jù)輸入兩位標(biāo)準(zhǔn)邏輯向量Cout：outstd_logic_vector(1downto0)——數(shù)據(jù)輸出);endmyMux;結(jié)構(gòu)體behave描述architecturebehaveofmyMuxis一一采用case語(yǔ)句描述beginprocess(sel，Ain,Bin)begincaseseliswhen"00”=〉Cout<=AinorBin;when”01”=〉Cout〈=AinxorBin;when”10”=〉Cout<=AinandBin;when”11"=>Cout<=AinnorBin;whenothers=〉Cout<=”XX";endcase;endprocess;endbehave;結(jié)構(gòu)體behave2描述architecturebehave2ofmyMuxis采用whenelse語(yǔ)句描述beginCout〈=AinorBinwhensel=”00"elseAinxorBinwhensel=”01"elseAinandBinwhensel=”10”elseAinnotBinwhensei二”11"else"XX”whensel=others;endbehave2；注：這里我只寫(xiě)了case語(yǔ)句和whenelse語(yǔ)句，f語(yǔ)句沒(méi)寫(xiě)，并且我這是自己寫(xiě)的，與葉深上傳的有點(diǎn)區(qū)別，建議參考葉深的資料?？荚嚂r(shí)我們寫(xiě)完一個(gè)VHDL，直接在結(jié)構(gòu)體下補(bǔ)充另一個(gè)結(jié)構(gòu)體就行。2.（5分）用元件例化語(yǔ)句設(shè)計(jì)如圖所示電路。元件為2輸入與非門(mén).U1庫(kù)引用libraryIEEE；useIEEE。std_logic_1164。all；實(shí)體聲明entityyf4isport(A,B，C,D:instd_logic；Z:outstd_logic)；endyf4；結(jié)構(gòu)體行為描述architecturebehaveofyf4is——元件聲明componentyf2port(A1,B1:instd_logic；C1：outstd_logic)；—endcomponent;signalx,y:std_logic;定義兩個(gè)中間信號(hào)變量beginU1:yf2portmap(A，B,X)；U2:yf2portmap（C，D，Y）;U3:yf2portmap（A1=〉X,C1=〉Z，B1=>Y）；endbehave；注：此題，在題目中已注明元件為兩輸入與非門(mén)，所以我們直接聲明元件就行。如果沒(méi)說(shuō),我們就的另外寫(xiě)一個(gè)兩輸入與非門(mén)的程序。--兩輸入與非門(mén)程序filename:myNor。vhd-—-—--————--——-—-—-——庫(kù)引用——--—libraryIEEE;useIEEE。std_logic_1164。all;--——-—--—-—-————實(shí)體聲明-—-————entitymyNorisport(a，b:instd_logic;c:outstd_logic);endmyNor；-——-