數(shù)電期末總結(jié)基礎(chǔ)知識要點

數(shù)電期末總結(jié)基礎(chǔ)知識要點數(shù)電期末總結(jié)基礎(chǔ)知識要點數(shù)電期末總結(jié)基礎(chǔ)知識要點數(shù)電期末總結(jié)基礎(chǔ)知識要點編制僅供參考審核批準(zhǔn)生效日期地址：電話：傳真:郵編:數(shù)字電路各章知識點第1章邏輯代數(shù)基礎(chǔ)數(shù)制和碼制1．二進制和十進制、十六進制的相互轉(zhuǎn)換2．補碼的表示和計算3．8421碼表示邏輯代數(shù)的運算規(guī)則1．邏輯代數(shù)的三種基本運算：與、或、非2．邏輯代數(shù)的基本公式和常用公式邏輯代數(shù)的基本公式（P10）邏輯代數(shù)常用公式：吸收律：消去律：多余項定律：反演定律：邏輯函數(shù)的三種表示方法及其互相轉(zhuǎn)換★邏輯函數(shù)的三種表示方法為：真值表、函數(shù)式、邏輯圖會從這三種中任一種推出其它二種，詳見例1-6、例1-7邏輯函數(shù)的最小項表示法邏輯函數(shù)的化簡：★利用公式法對邏輯函數(shù)進行化簡利用卡諾圖隊邏輯函數(shù)化簡具有約束條件的邏輯函數(shù)化簡利用公式法化簡解：例1.2利用卡諾圖化簡邏輯函數(shù)約束條件為解：函數(shù)Y的卡諾圖如下：集成門電路三極管如開、關(guān)狀態(tài)1、飽和、截止條件：截止：飽和：2、反相器飽和、截止判斷二、基本門電路及其邏輯符號★與門、或非門、非門、與非門、OC門、三態(tài)門、異或、傳輸門（詳見附表：電氣圖用圖形符號P321）門電路的外特性★1、電阻特性：對TTL門電路而言，輸入端接電阻時，由于輸入電流流過該電阻，會在電阻上產(chǎn)生壓降，當(dāng)電阻大于開門電阻時，相當(dāng)于邏輯高電平。詳見習(xí)題【2-7】、【2-11】2、輸入短路電流IIS輸入端接地時的輸入電流叫做輸入短路電流IIS。3、輸入高電平漏電流IIH輸入端接高電平時輸入電流4、輸出高電平負(fù)載電流IOH5、輸出低電平負(fù)載電流IOL6、扇出系數(shù)NO一個門電路驅(qū)動同類門的最大數(shù)目。非門的扇出系數(shù)：M1=IOL/IIL，M2=IOH/IIH，N=MIN（M1，M2）。第3章組合邏輯電路組合邏輯電路：任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)組合邏輯電路的分析方法★若干常用組合邏輯電路譯碼器（74LS138、74LS139）數(shù)據(jù)選擇器（掌握表達式）全加器（真值表分析）組合邏輯電路設(shè)計方法★用門電路設(shè)計用譯碼器、數(shù)據(jù)選擇器實現(xiàn)集成器件的接聯(lián)P95圖3-28以及P102圖3-40試設(shè)計一個三位多數(shù)表決電路用與非門實現(xiàn)用譯碼器74LS138實現(xiàn)用雙4選1數(shù)據(jù)選擇器74LS153解：1.邏輯定義設(shè)A、B、C為三個輸入變量，Y為輸出變量。邏輯1表示同意，邏輯0表示不同意，輸出變量Y=1表示事件成立，邏輯0表示事件不成立。2.根據(jù)題意列出真值表如表3.1所示表3.13.經(jīng)化簡函數(shù)Y的最簡與或式為：4.用門電路與非門實現(xiàn)函數(shù)Y的與非—與非表達式為：邏輯圖如下：5.用3—8譯碼器74LS138實現(xiàn)由于74LS138為低電平譯碼，故有由真值表得出Y的最小項表示法為：用74LS138實現(xiàn)的邏輯圖如下：6.用雙4選1的數(shù)據(jù)選擇器74LS153實現(xiàn)74LS153內(nèi)含二片雙4選1數(shù)據(jù)選擇器，由于該函數(shù)Y是三變量函數(shù)，故只需用一個4選1即可，如果是4變量函數(shù)，則需將二個4選1級連后才能實現(xiàn)74LS153輸出的邏輯函數(shù)表達式為：三變量多數(shù)表決電路Y輸出函數(shù)為：令則邏輯圖如下：第4章集成觸發(fā)器觸發(fā)器：能儲存一位二進制信號的單元各類觸發(fā)器特性方程★RS：JK：D：T：T'：各類觸發(fā)器動作特點及波形圖畫法★基本RS觸發(fā)器：、每一變化對輸出均產(chǎn)生影響同步RS觸發(fā)器：在CP高電平期間R、S變化對輸出有影響主從RS觸發(fā)器：在CP=1期間，主觸發(fā)器狀態(tài)隨R、S變化CP下降沿，從觸發(fā)器按主觸發(fā)器狀態(tài)翻轉(zhuǎn)主從JK觸發(fā)器：動作特點和主從型RS類似。在CP=1期間，JK狀態(tài)應(yīng)保持不變，否則會產(chǎn)生一次變化。T'觸發(fā)器：Q是CP的二分頻邊沿觸發(fā)器：觸發(fā)器的次態(tài)僅取決于CP（上升沿/下降沿）到達時輸入信號狀態(tài)。觸發(fā)器轉(zhuǎn)換D觸發(fā)器和JK觸發(fā)器轉(zhuǎn)換成T和T’觸發(fā)器第5章時序邏輯電路一、時序邏輯電路的組成特點：任一時刻的輸出信號不僅取決于該時刻的輸入信號，還和電路原狀態(tài)有關(guān)。時序邏輯電路由組合邏輯電路和存儲電路組成。二、同步時序邏輯電路的分析方法★邏輯圖→寫出驅(qū)動方法→寫出特性方程→寫出輸出方程→畫出狀態(tài)轉(zhuǎn)換圖（詳見例5-1）。典型時序邏輯電路移位寄存器及移位寄存器型計數(shù)器。集成計數(shù)器4位同步二進制計數(shù)器74LS161：異步清0（低電平），同步置數(shù)，CP上升沿計數(shù)，功能表見表5-10；4位同步二進制計數(shù)器74LS163：同步清0（低電平），同步置數(shù)，CP上升沿計數(shù)，功能表見表5-11；4位同步十進制計數(shù)器74LS160：同74LS161，功能見表5-14；同步十六進制加/減計數(shù)器74LS191：無清0端，只有異步預(yù)置端，功能見表5-12；雙時鐘同步十六進制加減計數(shù)器74LS193：有二個時鐘CPU，CPD，異步置0（H），異步預(yù)置（L），功能見表5-13。時序邏輯電路的設(shè)計用觸發(fā)器組成同步計數(shù)器的設(shè)計方法及設(shè)計步驟（例5-3）邏輯抽象→狀態(tài)轉(zhuǎn)換圖→畫出次態(tài)以及各輸出的卡諾圖→利用卡諾圖求狀態(tài)方程和驅(qū)動方程、輸出方程→檢查自啟動（如不能自啟動則應(yīng)修改邏輯）→畫邏輯圖用集成計數(shù)器組成任意進制計數(shù)器的方法★置0法：如果集成計數(shù)器有清零端，則可控制清零端來改變計數(shù)長度。如果是異步清零端，則N進制計數(shù)器可用第N個狀態(tài)譯碼產(chǎn)生控制信號控制清零端，產(chǎn)生控制信號時應(yīng)注意清零端時高電平還是低電平。置數(shù)法：控制預(yù)置端來改變計數(shù)長度。如果異步預(yù)置，則用第N個狀態(tài)譯碼產(chǎn)生控制信號。如果同步預(yù)置，則用第N-1個狀態(tài)譯碼產(chǎn)生控制信號，也應(yīng)注意預(yù)置端是高電平還是低電平。兩片間進位信號產(chǎn)生：有串行進位和并行進位二種方法。詳見P182圖5-57第6章可編程邏輯器件一、半導(dǎo)體存儲器的分類及功能從功能上分為隨機存取存儲器RAM和只讀存儲器ROM。RAM特點：正常工作時可讀可寫，掉電時數(shù)據(jù)丟失。ROM特點：正常工作時可讀不可寫，掉電時數(shù)據(jù)保留。二、半導(dǎo)體存儲器結(jié)構(gòu)1.ROM、RAM結(jié)構(gòu)框圖以及兩者差異2.二極管ROM點陣圖三、存儲器容量擴展★位擴展：增加數(shù)據(jù)位數(shù)；字?jǐn)U展：增加存儲單元；字位全擴展。第8章脈沖的產(chǎn)生和整形電路重點：555電路及其應(yīng)用★用555電路組成施密特觸發(fā)器電路如圖6.1所示2.回差計算回差3.對應(yīng)輸入波形、輸出波形如圖6.2所示用555電路組成單穩(wěn)態(tài)電路電路如圖6.3所示穩(wěn)態(tài)時脈寬參數(shù)計算波形如圖6.4所示用555組成多諧振蕩器電路組成如圖6.5所示電路參數(shù)：充電：；放電：周期第9章數(shù)/模和模/數(shù)轉(zhuǎn)換電路D/A轉(zhuǎn)換器D/A轉(zhuǎn)換器的一般形式為：，為比例系數(shù)，為輸入的二進制數(shù)，D/A轉(zhuǎn)換器