CHLD硬件特性與編程技術

教學重點FPGA的工作原理PLD可編程原理CPLD和FPGA的工作原理編程與配置PLD硬件特性與編程技術教學難點一、什么是PLD？1．什么是PLD？PLD：ProgrammableLogicDevice，可編程邏輯器件定義是用戶可自行定義其邏輯功能的一種專用集成電路（ASIC）。作為一種通用型器件生產(chǎn)，但其邏輯功能由用戶通過器件編程自行設定。PLD是一種數(shù)字集成電路的半成品，在它的芯片上按照一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件，使用者可以利用某種開發(fā)工具對它進行加工，等于把片內(nèi)的元件連接起來，使它完成某個邏輯電路或系統(tǒng)功能，成為一個可以在實際電子系統(tǒng)中使用的專用集成電路。PLD集中了通用型器件和ASIC的優(yōu)點！PLD硬件特性與編程技術2.1概述2．PLD的特點（1）編程方便：利用開發(fā)工具，用戶可反復編程、擦除，修改設計方便

（2）集成度高：單片邏輯門數(shù)已達數(shù)十萬門甚至上百萬門（3）速度快（4）價格低（5）開發(fā)周期短：EDA開發(fā)工具齊全，設計人員在很短時間內(nèi)可完成電路設計的輸入、編譯、仿真和編程，大大縮短了開發(fā)周期。

PLD硬件特性與編程技術2.1概述PLD硬件特性與編程技術2.1概述二、可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件PAL器件GAL器件FPGA器件CPLD器件內(nèi)嵌復雜功能模塊的SoPC工藝線寬：由于生產(chǎn)工藝的發(fā)展，PLD集成電路的工藝線寬可達到0.35m（1997年），0.15m（2001年），0.13m（2002、2003年），0.1m（2004年）；90nm（2005年）；目前半導體公司正重點研發(fā)60nm工藝。集成度：在一塊硅片上可集成上千萬個以上邏輯門。速度：器件的速度指標↑，F(xiàn)PGA的門延時﹤3ns，CPLD的系統(tǒng)速度﹥180MHz。工藝手段：CMOS工藝在速度上超過雙極型工藝，成為PLD的主要工藝手段。PLD硬件特性與編程技術2.1概述三、EDA技術與PLD的關系PLD的應用開發(fā)過程中貫穿著EDA技術的應用原始設計輸入EDA開發(fā)軟件器件配置信息PLD硬件設備PLD在編程靈活性、容量與速度等方面達到了相當高的水平，可在一個器件中實現(xiàn)具有相當規(guī)模的、完整、高速的數(shù)字系統(tǒng)。EDA開發(fā)工具也十分成熟高效，可使用HDL語言、電路圖、波形圖等多種方法進行設計輸入，并進行綜合、仿真與編程。PLD廣泛應用于產(chǎn)品開發(fā)、原型設計、小批量生產(chǎn)中。隨著PLD成本和功耗不斷降低、性能大幅度提高，PLD開始取代高端ASIC、DSP和微處理器。PLD硬件特性與編程技術2.1概述PLD硬件特性與編程技術2.1概述四、可編程邏輯器件的分類按集成度PLD硬件特性與編程技術2.1概述乘積項結構器件:其基本結構為”與-或陣列”，大部分PLD和CPLD查找表結構器件：由簡單的查找表組成可編程門，再構成陣列形式，多數(shù)FPGA按結構來劃分按編程工藝來劃分熔絲型、反熔絲型、EPROM型、EEPROM型、SRAM型、FLASH型PLD硬件特性與編程技術2.1概述與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數(shù)反饋輸入信號可直接輸出也可反饋到輸入PLD組成結構基本如下：組合輸出時序輸出PLD硬件特性與編程技術2.2低密度PLD可編程原理一、電路符號表示常用邏輯門符號與現(xiàn)有國標符號的對照

PLD具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同。PLD硬件特性性與編程程技術2.2低密度PLD可編程原原理1.輸入緩沖沖器表示示方法PLD的互補緩緩沖器PLD的互補輸輸入PLD硬件特性性與編程程技術2.2低密度PLD可編程原原理2.與門和或或門的表表示方法法ABCDF2F2=B+C+DABCDF1固定連接接編程連接接F1=A?B?C×PROM基本結構構PLD硬件特性性與編程程技術2.2低密度PLD可編程原原理二、PROMPLD硬件特性性與編程程技術2.2低密度PLD可編程原原理PROM的邏輯陣陣列結構構邏輯函數(shù)數(shù)表示：：與固定、、或編程程二、PROMPLD硬件特性性與編程程技術2.2低密度PLD可編程原原理用PROM完成半加加器邏輯輯陣列PLD硬件特性性與編程程技術2.2低密度PLD可編程原原理ABCBCA000001010111全譯碼連接點編程程時，需畫畫一個叉。。輸入變量的的增加，會會引起輸出出變量按2的冪次增增加。PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理對于大多數(shù)數(shù)邏輯函數(shù)數(shù)而言，并不不需要使用用全部最小項，造造成浪費PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理三、PLA與、或全編編程PLA邏輯陣列示示意圖PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理三、PLAPLA與PROM的比較例：用PLA實現(xiàn)邏輯函函數(shù)用PLA實現(xiàn)三八譯譯碼器A2A1A0000只=0Y0001只=0Y1111只=0Y7輸出三八譯碼器真值表……A2A1A0Y0Y1Y7A2A1A0A2A1A0PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理四、PAL（ProgrammableArrayLogic）PAL結構PAL的常用表示示與編程、或或固定PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理PAL的基本結構構PAL器件的輸入入、輸出結結構以及輸輸入、輸出出的數(shù)目是是由集成電電路制造商商根據(jù)實際際設計情況況大致估計計確定。PAL器件的型號號很多，它它的典型輸輸出結構通通常有四種，其余的結結構是在這這四種結構構基礎上變變形而來。。PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理(1)專用輸出基基本門陣列列結構II如輸出采用用或門，為為高電平有有效PAL器件。若采用互補補輸出的或或門，為互互補輸出器器件。一個輸入四個乘積項通過或非門低電平輸出。輸入信號四個整積項項PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理(2)可編程I/O輸出結構兩個輸入，一個來自外部I，另一來自反饋I/O。

當最上面的乘積項為高電平時，三態(tài)門開通，I/O可作為輸出或反饋；乘積項為低電平時，三態(tài)門關斷，作為輸入。8個乘積項PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理(3)寄存器型輸輸出結構：：也稱作時時序結構8個乘積項或門輸出通通過D觸發(fā)器，在在CP的上升沿時時到達輸出出。觸發(fā)器的Q端通過三態(tài)緩緩沖器送到輸出引引腳。觸發(fā)器的反反相端反饋饋回與陣列，作作為輸入?yún)⑴c更復雜的時時序邏輯運運算。CP和使能是PAL的公共端。PLD硬件特性與與編程技術術2.2低密度PLD可編程原理理(4)帶異或門的的寄存器型型輸出結構構增加了一個個異或門把乘積項分割成兩個和項。兩個和項異或之后，在時鐘上升沿到來時存入觸發(fā)器內(nèi)。有些PAL器件是由數(shù)數(shù)個同一結結構類型組組成，有的的則是由不不同類型結結構混合組組成。PLD硬件特性與與編程技術術2.2低密度PLD可編編程程原原理理一種種PAL16V8的部部分分結結構構圖圖例：：Y=ABC，用用PAL陣列列實實現(xiàn)現(xiàn)該該式式。。XACB××××××××××××PLD硬件件特特性性與與編編程程技技術術2.2低密密度度PLD可編編程程原原理理陣列列容容量量較較小小，，片片內(nèi)內(nèi)觸觸發(fā)發(fā)器器資資源源不不足足,不能能適適用用于于規(guī)規(guī)模模較較大大的的數(shù)數(shù)字字電電路路。。輸入入、、輸輸出出控控制制不不夠夠完完善善，，限限制制了了芯芯片片硬硬件件資資源源的的利利用用率率和和它它與與外外部部電電路路連連接接的的靈靈活活性性。。編程程下下載載必必須須將將芯芯片片插插入入專專用用設設備備，，使使得得編編程程不不夠夠方方便便，，設設計計人人員員企企盼盼提提供供一一種種更更加加直直捷捷、、不不必必拔拔插插待待編編程程芯芯片片就就可可下下載載的的編編程程技技術術。。簡單單可可編編程程邏邏輯輯器器件件存存在在的的問問題題PLD硬件件特特性性與與編編程程技技術術五、、GAL采用用E2PROM工藝藝和和靈靈活活的的輸輸出出結結構構，，有有電電擦擦寫寫反反復復編編程程的的特特性性。。GAL的電電路路結結構構與與PAL類似似，，由由可可編編程程的的與與邏邏輯輯陣陣列列、、固固定定的的或或邏邏輯輯陣陣列列和和輸輸出出電電路路組組成成，，但但GAL的輸輸出出端端增增設設了了可可編編程程的的的的輸輸出出邏邏輯輯宏宏單單元元（（OLMC）。。通通過過編編程程可可將將OLMC設置置為為不不同同的的工工作作狀狀態(tài)態(tài)，，可可實實現(xiàn)現(xiàn)PAL的所所有有輸輸出出結結構構，，產(chǎn)產(chǎn)生生組組合合、、時時序序邏邏輯輯電電路路輸輸出出。。GAL器件件型型號號定定義義和和PAL一樣樣根根據(jù)據(jù)輸輸入入輸輸出出的的數(shù)數(shù)量量來來確確定定，，GAL16V8中的的16表示示陣陣列列的的輸輸入入端端數(shù)數(shù)量量，，8表示示輸輸出出端端數(shù)數(shù)量量，，V則表表示示輸輸出出形形式式可可以以改改變變的的普普通通型型。。PLD硬件件特特性性與與編編程程技技術術PAL結構GAL結構適當當?shù)氐貫闉镺LMC進行行編程程，，GAL就可可以以在在功能能上上代代替替前前面面討討論論過的的PAL各種種類類型型及及其派派生生類類型型。。1.GAL輸出出邏邏輯輯宏宏單單元元OLMC的組組成成輸出出邏邏輯輯宏宏單單元元OLMC由或或門門、、異異或或門門、、D觸發(fā)發(fā)器器、、多多路路選選擇擇器器MUX、時時鐘鐘控控制制、、使使能能控控制制和和編編程程元元件件等等組組成成，，如如下下圖圖：：組合輸出時序輸出PLD硬件件特特性性與與編編程程技技術術2.2低密密度度PLD可編編程程原原理理乘積積項項數(shù)數(shù)據(jù)據(jù)選選擇擇器器(2選1)輸出出數(shù)數(shù)據(jù)據(jù)選選擇擇器器(2選1)三態(tài)態(tài)數(shù)數(shù)據(jù)據(jù)選選擇擇器器(4選1)反饋數(shù)據(jù)選擇擇器(4選1)4個數(shù)據(jù)選擇器器：用不同的的控制字實現(xiàn)現(xiàn)不同的輸出出電路結構形形式2.OLMC的三種輸出結結構寄存器輸出結結構寄存器模式組組合雙向輸出出結構寄存器模式CLK和OE連接公共端。PLD硬件特性與編編程技術復合模式CLK和OE可作為普通輸輸入端PLD硬件特性與編編程技術簡單模式專用輸入模式式專用組合輸出出模式PLD硬件特性與編編程技術可編程與陣列列固定或陣列一個共用時鐘鐘CLK8個輸入緩沖器8個OLMC8個輸出緩沖器8個反饋緩沖器3.GAL16V8的基本結構4GAL器件優(yōu)點有較高的通用用性和靈活性性：它的每個邏輯輯宏單元可以以根據(jù)需要任任意組態(tài)，既既可實現(xiàn)組合合電路，又可可實現(xiàn)時序電電路。(2)100％可編程：GAL采用浮柵編程程技術，使與與陣列以及邏邏輯宏單元可可以反復編程程，當編程或或邏輯設計有有錯時，可以以擦除重新編編程、反復修修改，直到得得到正確的結結果，因而而每個芯片可可100％編程。PLD硬件特性與編編程技術2.2低密度PLD可編程原理(4)高性能的E2COMS工藝：GAL的高速度、低低功耗，編程程數(shù)據(jù)可保存存20年以上。正是由于這些些良好的特性性，使GAL器件成為數(shù)字字系統(tǒng)設計的的初期理想器器件。(3)100%可測試：GAL的宏單元接成成時序狀態(tài)，，可以通過測測試軟件對它它們的狀態(tài)進進行預置，從從而可以隨意意將電路置于于某一狀態(tài)，，以縮短測試試過程，保證證電路在編程程以后，對編編程結果100％可測。5GAL器件缺點時鐘必須共用用；或的乘積項最最多只有8個；GAL器件規(guī)模小，，達不到單片片內(nèi)集成一個個數(shù)字系統(tǒng)的的要求；盡管GAL器件有加密的的功能，但隨隨著解密技術術的發(fā)展，對對于這種陣列列規(guī)模小的可可編程邏輯器器件解密已不不是難題。PLD硬件特性與編編程技術2.2低密度PLD可編程原理2.3CPLD結構與工作原原理一、CPLD概述二、基本結構構的CPLD三、分區(qū)陣列列結構的CPLD內(nèi)容概要復雜PLD，根據(jù)器件互互連結構、邏邏輯單元結構構分為：CPLD（ComplexProgrammableLogicDevice）FPGA（FieldProgrammableGatesArray）CPLD：邏邏輯單元主要要由“與或陣陣列”構成。。該結構來自自于典型的PAL、GAL器件的結結構。采用EEPROM工藝。FPGA：邏輯單元主主體為由靜態(tài)態(tài)存儲器（SRAM）構成的函數(shù)數(shù)發(fā)生器，即即查找表。通通過查找表可可實現(xiàn)邏輯函函數(shù)功能。一、CPLD概述將整個器件劃劃分為若干個個區(qū)域，每個個區(qū)域相當于于一個GAL，通過全局互互連總線將各各個區(qū)域連接接起來。CPLD可分為兩大類類：基本結構的CPLD仍然保持GAL的特點，與陣陣列加宏單元元結構。主要要是規(guī)模擴大大，其次在相相鄰乘積項的的利用、觸發(fā)發(fā)器結構方面面也有所改進進。分區(qū)陣列結構構的CPLD4.3CPLD結構與工作原原理二、基本結構構的CPLD邏輯圖１．共享相鄰鄰乘積項和結結構每個邏輯單元元中含有兩個個或項輸出，，而每個或項項均由固定的的幾個乘積項項輸入。每個個或項輸出均均可連接到相相鄰的連接單單元，甚至本本單元中的兩兩個或項都可可用于相鄰的的兩個邏輯單單元。共享相鄰乘積積項和的結構構&≥1···從其他輸入及反饋端來&&&≥1宏單元n-1&≥1&&&&≥1&&&&≥1&&&至n-1宏單元≥1至n+1宏單元選通開關≥1宏單元n宏單元n+1····返回２．“隱埋””觸發(fā)器結構構在CPLD基本結構的宏宏單元內(nèi)含有有兩個或兩個個以上的觸發(fā)發(fā)器，其中只只有一個觸發(fā)發(fā)器可與I/O引出端相連，，其余均為““隱埋”觸發(fā)發(fā)器。它們不不與I/O引出端相連，，但有自己的的內(nèi)部輸入信信號，其輸出出可以通過相相應的緩沖電電路反饋到與與陣列，構成成較復雜的時時序電路?！?≥1≥1C11ＫQ1JRI/O輸出選擇反饋選擇極性選擇結構選擇輸出使能時鐘反饋到

邏輯陣列來自邏輯陣列同步時鐘VCC３．觸觸發(fā)器器類型型可編編程結結構通過對對輸出出觸發(fā)發(fā)器編編程，，可實實現(xiàn)4種不同同類型型的觸觸發(fā)器器結構構，即即D、T、J-K和R-S觸發(fā)器器。它它們與與邏輯輯宏單單元相相配置置，可可實現(xiàn)現(xiàn)多種種邏輯輯電路路結構構。三、分分區(qū)陣陣列結結構的的CPLD小規(guī)模PLD互聯(lián)資源(a)(b)(c)CPLD三種全全局互互聯(lián)結結構示示意圖圖分區(qū)陣陣列結結構，，即將將整個個器件件分為為若干干個區(qū)區(qū)。有有的區(qū)區(qū)包含含若干干個I/O端、輸輸入端端及規(guī)規(guī)模較較小的的與、、或陣陣列和和宏單單元，，相當當于一一個小小規(guī)模模的PLD；有的的區(qū)只只是完完成某某些特特定的的邏輯輯功能能。各各區(qū)之之間可可通過過幾種種結構構的可編程程全局局互連連總線線連接。。通用互互連陣陣列UIM結構多陣列列矩陣陣MAX結構分區(qū)陣陣列結結構有有以下下兩種種形式式：１．通通用互互連陣陣列UIM結構（UniversalInterconnectMatrix）UIMFFB輸出FBI/O

模塊FBFFBFBFB輸出I/O

模塊快速輸入UIM結構中含有快速功能模塊FFB和高集成度功能模塊FB。兩種模塊以及I/O模塊通過通用互連矩陣連接。FFB和FB都采用用GAL型結構構。FFB適用于于快速速編（（解））碼和和高速速時序序邏輯輯電路路；FB適用于于邏輯輯功能能復雜雜且對對時序序要求求不高高的場場合及及復雜雜的組組合邏邏輯電電路。。采用通通用互互連矩矩陣UIM進行器器件內(nèi)內(nèi)部邏邏輯連連接，，可保保證所所有連連接路路徑延延遲時時間相相同。。２．多多陣列列矩陣陣MAX結構（（MultipleArrayMatrix）MAX結構由由邏輯輯陣列列塊LAB（LogicArrayBlock）、I/O模塊和和可編編程互互連陣陣列PIA（ProgrammableInterconnectArray）構成成。每16個宏單單元組組成一一組，，構成成一個個靈活活的邏邏輯陣陣列模模塊LAB。多個個LAB通過可可編程程互連連陣列列PIA和全局局總線線相連連。每每個LAB還與相相應的的I/O控制模模塊相相連，，以提提供直直接的的輸入入和輸輸出通通道。。PIALABBI/O控制塊塊I/O引出端端...LABDI/O控制塊塊I/O引出端端...LABAI/O控制塊塊I/O引出端端...LABCI/O控制制塊塊I/O引出出端端...............輸入入/全局局時時鐘鐘輸入入/使能能/全局局時時鐘鐘輸入入/使能能輸入入/全局局復復位位多陣陣列列矩矩陣陣MAX結構構返回回多陣陣列列矩矩陣陣MAX結構構MAX7000S器件件的的宏宏單單元元結結構構MAX結構構中中，，每每個個宏宏單單元元有有一一個個可可編編程程的的與陣列列和一一個個固固定定的的或陣列列，，以及及一一個個具具有有獨獨立立可可編編程程時時鐘鐘、、時時鐘鐘使使能能、、清清除除和和置置位位功功能能的的可配配置置觸觸發(fā)發(fā)器器。。宏單單元元MAX7000系列中的宏單元

邏輯陣列

乘積項選擇矩陣

可編程寄存器

三種時鐘輸入模式

全局時鐘信號

全局時鐘信號由高電平有效的時鐘信號使能用乘積項實現(xiàn)一個陣列時鐘MAX7000S器件件的的宏宏單單元元結結構構宏單單元元共享享擴擴展展乘乘積積項項結結構構擴展展乘乘積積項項并聯(lián)聯(lián)擴擴展展項項饋饋送送方方式式可編編程程連連線線陣陣列列(PIA)PIA信號號布布線線到到LAB的方方式式I/O控制制塊塊EPM7128S器件件的的I/O控制制塊塊三態(tài)態(tài)緩緩沖沖器器2.4FPGA結構構與與工工作作原原理理一、、查查找找表表的的原原理理與與結結構構二、、FLEX10K系列列器器件件三、、CPLD和FPGA的主主要要區(qū)區(qū)別別內(nèi)容容概概要要一、、查查找找表表的的原原理理與與結結構構查找找表表（（Look-Up-Table)簡稱稱為為LUT，LUT本質(zhì)質(zhì)上上就就是是一一個個RAM。大大部部分分FPGA采用用基基于于SRAM(靜態(tài)態(tài)隨隨機機存存儲儲器器)的查查找找表表立立即即形形成成結結構構，，就就是是用用SRAM來構構成成邏邏輯輯函函數(shù)數(shù)發(fā)發(fā)生生器器。。查找找表表是是FPGA中可可編編程程的的最最小小邏邏輯輯單單元元。。目前前FPGA中多多使使用用4輸入入的的LUT，所所以以每每一一個個LUT可以以看看成成一一個個有有4位地地址址線線的的16x1的RAM。查找找表表結結構構查找找表表實實現(xiàn)現(xiàn)方方式式4輸入入LUT內(nèi)部部結結構構圖圖多路選擇器的控制信號一個個4輸入入的的LUT可以以實實現(xiàn)現(xiàn)4輸入入變變量量的的任任何何邏邏輯輯功功能能，，如如與與、、異異或或等等。。4輸入入與與門門的的例例子子當用用戶戶通通過過原原理理圖圖或或HDL語言言描描述述了了一一個個邏邏輯輯電電路路以以后后，，PLD/FPGA開發(fā)發(fā)軟軟件件會會自自動動計計算算邏邏輯輯電電路路的的所所有有可可能能的的結結果果，，并并把把結結果果事事先先寫寫入入RAM。每輸入一一個信號號進行邏邏輯運算算就等于于輸入一一個地址址進行查查表，找找出地址址對應的的內(nèi)容，，然后輸輸出即可可。Altera公司的FLEX10K系列、Cyclone系列、ACEX系列，XILINX公司的XC4000系列、Spartan系列都采采用SRAM查找表構構成，是是典型的的FPGA器件。二、FLEX10K系列器件件EPF10K系列器件件采用SRAM制造工藝藝和靈活活邏輯單單元陣列列FLEX結構，主主要由嵌嵌入陣列列塊(EAB)、邏輯陣陣列塊(LAB)、邏輯單單元(LE)、I/O單元(IOE)和行、列列快速互互連通道道構成。。1.邏輯單元元（LE）邏輯單元元LE（LogicElement）是EPF10K系列器件件結構中中最小的的邏輯單單位。查找表

LUT進位鏈級聯(lián)鏈置位/復位

邏輯≥1DATA1DATA2DATA3DATA4進位輸入級聯(lián)輸入可編程觸發(fā)器PRn1DC1ENACLRnQ到快速

互聯(lián)通道到LAB局部

互聯(lián)通道時鐘選擇進位輸出級聯(lián)輸出LABCTRL1LABCTRL2全局復位LABCTRL3LABCTRL4每個LE含有一個個4輸入查找找表LUT，能快速速產(chǎn)生4變量的任任意邏輯輯函數(shù)輸輸出。LE還包括一一個帶同同步使能能的可編編程觸發(fā)發(fā)器和一一個進位位鏈、一一個級聯(lián)聯(lián)鏈。LE產(chǎn)生兩個個輸出，，可獨立立進行控控制。FLEX10K結構中提提供了兩兩種專用用高速數(shù)數(shù)據(jù)通道道，用于于連接相相鄰的LE，但不占占用局部部互連通通道。它它們是進進位鏈和和級聯(lián)鏈鏈。進位輸出出(到LAB中的的下一個個邏輯單單元)DFF進位輸入(來自上一個邏輯單元)S1LE1查找表LUT進位鏈DFFS2LE2A1B1A2B2進位鏈查找表LUT進位鏈適適用于實實現(xiàn)高速速計數(shù)器器和加法法器級聯(lián)鏈可可實現(xiàn)最最小時延延的多輸輸出邏輯輯函數(shù)。。相鄰的LUT用來并行行地完成成部分邏邏輯功能能，級聯(lián)聯(lián)鏈把中中間結果果串聯(lián)起起來。IN[(4n-1)..4(n-1)]“與”級聯(lián)鏈“或”級聯(lián)鏈LUTLUTIN[3..0]IN[4..7]LUTLUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址譯碼速度可達2.4+0.6x3=4.2nsCyclone器件的LE結構（普普通模式式）2.邏輯陣列列塊（LAB）一個LAB包括8個LE、與相鄰鄰LAB相連的進進位鏈和和級聯(lián)鏈鏈、LAB控制信號號以及LAB局部互連連通道。。4LE14LE24LE34LE44LE54LE64LE74LE882446222248164816LAB

局部互連LAB

控制信號進位輸出

級聯(lián)輸出列互連列到

行互連直接輸入和全局信號行互連進位輸入

級聯(lián)輸入3.快速通道道互連（（FastTrack）FastTrack組成：行連線帶帶、列連線帶帶特點：快速、布布線延遲遲可預測測,但靈活性性稍差。。4.I/O單元與專專用輸入入端口IOE包含一個個雙向I/O緩沖器和和一個寄寄存器。。5.嵌入陣列列塊（EAB）EAB是由輸入入和輸出出端帶有有寄存器器的片內(nèi)內(nèi)RAM/ROM構成。EAB相當于一一個大規(guī)規(guī)模的查查找表，，可編程程快速實實現(xiàn)多位位數(shù)字乘乘法器、、數(shù)字濾濾波器和和微控制制器等復復雜邏輯輯功能，，比一般般外存儲儲器具有有更大的的靈活性性。每個EAB的輸入與與行互連連通道相相連，EAB輸出驅(qū)動動行互連連通道或或列互連連通道，，未使用用的行互互連通道道可由列列互連通通道驅(qū)動動。用EAB構成不同同結構的的RAM和ROM輸出時鐘鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電電路輸出寬度度8,4,2,1數(shù)據(jù)寬度度8,4,2,1地址寬度度8,9,10,11寫使能輸入時鐘鐘EAB的的大小靈靈活可變變通過組合合EAB可以以構成更更大的模模塊EAB的字長是是可配置置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8存儲器容量(單位:Bit)典型可用門EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250AFLEX10K系列邏邏輯規(guī)模模1）結構上上的不同同三、CPLD和FPGA的主要區(qū)區(qū)別FPGA：內(nèi)部互互連結構構由多種種長度不不同連線線資源組組成，每每次布線線的延遲遲可不同同，屬統(tǒng)統(tǒng)計型結結構。邏邏輯單元元主體為為由靜態(tài)態(tài)存儲器器（SRAM）構成的的函數(shù)發(fā)發(fā)生器，，即查找找表。通通過查找找表可實實現(xiàn)邏輯輯函數(shù)功功能。CPLD：內(nèi)部互互連結構構由固定定長度的的連線資資源組成成，布線線的延遲遲確定，，屬確定定型結構構。邏輯輯單元主主要由““與或陣陣列”構構成。任意一個個組合邏邏輯都可可以用““與—或”表達達式來描描述，所所以該““與—或陣列””結構能能實現(xiàn)大大量的組組合邏輯輯功能。。CPLD與FPGA的的主要區(qū)區(qū)別在于于邏輯塊塊（邏輯輯單元）的的構成不不同：CPLD的基本邏輯單元如：EPM7128FPGA的基本邏輯單元如：EPF10K10含576個邏輯輯單單元元2）集集成成度度的的不不同同CPLD：500-50000門；；FPGA：1K––100M門3）應應用用范范圍圍的的不不同同CPLD邏輯輯能能力力強強而而寄寄存存器器少少（（1K左右右）），，適用用于于控控制制密密集集型型系系統(tǒng)統(tǒng)；；FPGA邏輯輯能能力力較較弱弱但但寄存存器器多多（（100多K），，適適于于數(shù)數(shù)據(jù)據(jù)密密集集型型系系統(tǒng)統(tǒng)。。三、、CPLD和FPGA的主主要要區(qū)區(qū)別別2.5CPLD/FPGA測試試技技術術邊界界掃掃描描電電路路結結構構引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負責TAP控制器的轉換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復位輸入(TestResetInput)低電平有效，異步復位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。邊界界掃掃描描IO引腳腳功功能能邊界界掃掃描描數(shù)數(shù)據(jù)據(jù)移移位位方方式式2.6產(chǎn)品品概概述述一、、ALTERA二、、LATTICE三、、XILINX內(nèi)容容概概要要一、、ALTERAAltera公司司PLD分為為兩兩大大系系列列MAXMAX9000MAX7000MAX5000ClassicFLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX6000AlteraPLD系列列多陣陣列列矩矩陣陣（（MultipleArrayMatrix））內(nèi)部部結結構構：：可編編程程的的““與與””陣陣列列和和固固定定““或或””陣陣列列實實現(xiàn)現(xiàn)邏邏輯輯功功能能。MAXMAX9000MAX7000MAX5000Classic1.MAX系列列采用用EPROM工工藝藝(Classic、、MAX5000)，，或EEPROM工工藝藝（（MAX7000、、MAX9000））MAX系系列列屬CPLD。。FLEX10K首首次次采用用嵌嵌入入式式陣陣列列;APEX20K融合合查查找找表表、、乘乘積積項項、、嵌入入式式陣陣列列和和存存貯貯器器于于一一體體。。FLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX60002.FLEX系列列靈活活邏邏輯輯單單元