數(shù)電第6章時序邏輯電路

第六章時序邏輯電時序邏輯電路的一般分析方計數(shù)一、時序邏輯電路的結構及特時序邏輯電路————任何一個時刻的輸出狀態(tài)不僅取決于當時的輸入信號，還與電路的原狀態(tài)有關時序電路的特點：（1）含 元件（最常用的是觸發(fā)器）…（2）具有反饋通…輸入信號

組合電路… 組合電路…Q……Q

觸發(fā)器電路…觸發(fā)器電路…時序邏輯電路的一般分析方一、分析時序邏輯電路的一般由邏輯圖寫出下列各邏輯方程式各觸發(fā)器的時鐘方時序電路的輸出方各觸發(fā)器的驅動方將驅動方程代入相應觸發(fā)器的特性方程，求得時序邏輯電路根據(jù)狀態(tài)方程和輸出方程，列出該時序電路的狀態(tài)表，畫出狀態(tài)圖或時序二、同步時序邏輯電路的例6.2.1：試分析如圖所示的時序邏輯┌┌1J┌┌1J1K111J1K┌┌&X&Z解：該電路為同步時序邏輯電路，時鐘方程可以不寫出輸出方程0寫出驅動方程0

Z(J0

1X1

0K0J1

X

K1寫出JK觸發(fā)器的特性方程，然后將各驅動方程代入JK觸發(fā)器特性方程，得各觸發(fā)器的次態(tài)方程0

(( XQn01 01

)J1X0n0

K1①當X=0時：觸發(fā)器的次態(tài)方程簡化為 輸出方程簡化為 的作出的

X=0時的狀態(tài)現(xiàn)態(tài)次現(xiàn)態(tài)次態(tài)輸Q1 Q0Q1n+1Q0Z000100110010001Q1Q 各觸

0

1

() ()②當X=1時：觸發(fā)器的次態(tài)方程簡化為

X=1時的狀態(tài)0

Q1QQ1Q 輸出方程簡化為：作出X=1的狀態(tài)表

完整的狀態(tài)圖現(xiàn)態(tài)次態(tài)輸現(xiàn)態(tài)次態(tài)輸Q1 Q0Q1n+1Q0Z001011001001000將X=0與X=1的狀態(tài)圖合并起來得完整的狀態(tài)圖。

（5）

根據(jù)狀態(tài)表或狀態(tài)圖可畫出在CP脈沖作用下電路的時序圖

2 3 4 5 6 XQQZ（6）邏輯功能分該電路一共有3個狀態(tài)00、01、10當X=0時，按照加1規(guī)律從00→01→10→00循環(huán)變化，并每當轉換為1狀態(tài)（最大數(shù)）時，輸出1。當X=1時，按照減1規(guī)從10→01→00→10循環(huán)變化并每當轉換為00狀態(tài)（最小數(shù)）時

完整的狀態(tài)圖輸出Z=1

所以所以該電路是一個可控3進制計數(shù)器

三、異步時序邏輯電路的例6.2.2：試分析如圖&Z&

∧∧∧∧ 該電路為異步時序邏輯電路。具體分析如下寫出各邏輯方程①時鐘方程CP0=CP（時鐘脈沖源的上升沿觸發(fā)。CP1=Q0（當FF0的Q0由0→1時，Q1才可能改變狀態(tài)。①時鐘方程 ②輸出方程 ③各觸發(fā)器的驅動方程

Qn D1將各驅動方程代入D觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程QQD QQDn n

（CP由0→1時此式有效1

（Q0由0→1時此式有效作狀態(tài)轉換表現(xiàn)態(tài)次態(tài)輸時鐘脈Q1 Q0Q1 Q0Z0101111010↑0↑↑10010↑↑010000↑作狀態(tài)轉換圖、時序圖。（5）邏輯功能分 該電路一共有4個狀態(tài)00、01、10、 QQZ計數(shù)非二進制計數(shù)器中最典型的是十進制計按數(shù)字的增減趨勢可分為加法計數(shù)器、減按計數(shù)器中觸發(fā)器翻轉是否與計數(shù)脈沖同一、二進制計數(shù)二進制異步加法計數(shù)器（4位1K1J1KR1K1J1KR

Q Q1∧∧∧∧CP∧∧∧∧工作原理：4個JK觸發(fā)器都接成T’觸發(fā)器每來一個CP的下降沿時，F(xiàn)F0向相反的狀態(tài)每當Q2由1變0，F(xiàn)F3向相反的狀態(tài)翻轉一次QQQ321QQQ321由時序圖可以看出，Q0、Ql、Q2、Q3的周期分別是計數(shù)脈沖(CP期的2倍、4倍、8倍、16倍，因而計數(shù)器也可作為分頻器。二進制異步減法計數(shù)用4個上升沿觸發(fā)的D觸發(fā)器組成的4位異步二進制減法計數(shù)器。Q Q

Q Q

RQRQRQ∧∧∧∧RQQ1DCP∧∧∧∧RQQ1D1DQ1DQ1DQ1DQ工作原理：D觸發(fā)器也都接成T’觸發(fā)由于是上升沿觸發(fā)，則應將低位觸發(fā)器的Q端與相鄰觸器的時鐘脈沖輸入端相連，即從端取借位信號。它也同樣具有分頻作用。二進制異步減法計數(shù)器的時序波形圖和狀態(tài)圖在異步計數(shù)器中，觸發(fā)器的狀態(tài)翻轉必須在相鄰觸發(fā)器產(chǎn)生進位信（加計數(shù)）或借位信號（減計數(shù)）之后才能實現(xiàn)，所以工作速度較低。了提高計數(shù)速度，可采用同步計數(shù)012345678901234567890010101010101010100110011001100110000111100001111000000001111111100123456789 等效十制電計數(shù)脈序因為是“同步”方式，然后分析狀態(tài)選擇適當?shù)腏K分析狀態(tài)圖可見所以選：J1=K1FF2：當Q0Q1=1時，來一個CP，向相反的狀態(tài)翻轉一所以選：J2=K2FF3：當Q0Q1Q2=1時，來一個CP，向相反的狀態(tài)翻轉一所以選：J3=K3Q

Q

Q Q

1∧ 1J&∧1KR

1J&∧1K&∧R

1J∧∧1K

1J∧∧1K

CPCR二進制同步減法計數(shù)分析4位二進制同步減法計數(shù)器的狀態(tài)表，很容易看出，只要將各觸發(fā)器的驅動方程改為J0K0

J1

11K111J2K2 J3K3 就構成了4位二進制同步減法計數(shù)二進制同步可逆計數(shù)將加法計數(shù)器和減法計數(shù)器合并起來，并引入一加/減控制信號便構成4位二進制同步可逆計數(shù)器，各觸發(fā)器的驅動方程為：J0K0J1

K1

XQ0XJ2K2

XJ3K3

XQ02

1 1作出二進制同步可逆計數(shù)器的邏輯圖當控制信號X=1時，F(xiàn)F1～FF3中的各J、K端分別與低位各觸發(fā)器Q端相連，作加法計當控制信號X=0時，F(xiàn)F1～FF3中的各J、K端分別與低位各觸發(fā)Q的端相連，作減法計實現(xiàn)了可逆計數(shù)器的功能Q Q Q

QX∧ ∧

&

&&&∧ ∧ R

∧ ∧R

∧ ∧R（1）4位二進制同步加法計數(shù)器 Q Q

Q Q&

R

R

R

R 11 11ET D

D2

D

D 74161具有①異步清②同步并行預置1234DD數(shù)1234DD持RCO為進位輸出74161的功能 0×××××× 10×↑ 11 ××××保持11 ××××保持11 ↑×××計數(shù)CP

（2）4位二進制同步可逆計數(shù)器 D3D2D1DC D3D2D1DCQ3Q2Q1Q12345∧74191的功能

Q0EN加/輸出D/ 0××× 11×××××保持100↑×××計數(shù)101↑×××計數(shù)二、非二進制計數(shù)N進制計數(shù)器又稱模N計數(shù)器器中最常用的是十進制計數(shù)8421BCD碼同步十進制加法計數(shù)11Q1J1KQ1J&1K&RQ1J&1KRQ1J1KR

Q Q∧∧∧∧CP計數(shù)脈∧∧∧∧用前面介紹的同步時序邏輯電路分析方法對該電路進行分析寫出驅動方程

清零脈J0 K0J

KQn K

Qn J0 K0 K10n0 K Qn3先寫出JK觸發(fā)器的特性方

JQn

然后將各驅動方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程 K0JQ K0JQ1

n n

n311nn311 2 3

02

1

Q Q作狀態(tài)轉換表。設初態(tài)為Q3Q2Q1Q0=0000，代入次態(tài)方程進行計算，得狀態(tài)轉換現(xiàn)態(tài)次態(tài)Q3Q2Q1Q0Q3 Q2n+1Q1n+1Q000000001000100100010001100110100010001010101011001100111011110001000100110010000和時序圖。 2 3 4 5 6 7 8 9 10CP檢查電路能否自啟由于電路中有4個觸發(fā)器，它們的狀態(tài)組合共有16種。而在8421BCD計數(shù)器中只用了10種稱為有效狀態(tài)其余6種狀態(tài)稱為無當下

02

1Q Q 用同樣的分析方法分別求出6種無效狀態(tài)下的次態(tài)，得到完整的狀態(tài)轉轉換1Q可見，該計數(shù)器能夠自啟2．8421BCD碼異步十進制加法計數(shù)Q Q

Q Q

1J

1J∧∧ ∧∧1K 1K

∧∧1K 1K∧∧

CP計數(shù)脈CR清零脈用前面介紹的異步時序邏輯電路分析方法對該電路進行分析寫出各邏輯方程①時鐘方程CP0=CP（時鐘脈沖源的下降沿觸發(fā)。CP1=Q0（當FF0的Q0由1→0時，Q1才可能改變狀態(tài)。)CP2=Q1（當FF1的Q1由1→0時，Q2才可能改變狀態(tài)。）CP3=Q0（當FF0的Q0由1→0時，Q3才可能改變狀態(tài))1K1J1KR1K1J1KR

Q Q1∧∧∧∧CP計數(shù)脈∧∧∧∧②各觸發(fā)器的驅動方程

清零脈J0 K0QnJ1 Qn

K1J2

K21nJ31n

K3J0

K0QnJ1 Qn

K1J2

K2K3將各驅動方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器次態(tài)方程 0 1 2

（CP由1→0時此式有效（Q0由1→0時此式有效（Q1由1→0時此式有效 3

0時此式有效0

（CP由1→0時

1

Q0由1→0時2

Q1由1→0時

3

0由1→0時作狀態(tài)轉換表設初態(tài)為Q3Q2Q1Q0=0000，代入次態(tài)方程進行計算，得狀態(tài)轉換表?，F(xiàn)態(tài)次態(tài)時鐘脈Q3Q2Q1Q3 Q2n+1Q1n+1Q0 00000001000↓00010010↓0↓↓00100011000↓00110100↓↓↓↓01000101000↓01010110↓0↓↓01100111000↓01111000↓↓↓↓10001001100↓10010000↓0↓↓（1）8421BCD碼同步加法計數(shù)器

Q11234512345 D3 D3D2D1D RQ3Q2Q1Q∧74160的功能

0×××××× 10×↑ 11 ××××11×××××11 ↑×××二—五—十進制異步加法計數(shù)器74290包含一個獨立的1位二進制計數(shù)器和一個獨立的五進制計數(shù)器。二進制計數(shù)器的時鐘輸入端為CP1，輸出端為五進制計數(shù)器的時鐘輸入端為CP2，輸出端為Q1、Q2、Q32Q2QQSQQQRR&&&S R∧∧∧∧∧∧∧∧RR如果將Q0與2相連，P1作時鐘輸入端，Q0～Q3作輸出端，則為8421BD碼十進制計數(shù)器。如果將Q3與P0相連，P2作時鐘輸入端，從高位到低位的輸出為Q0Q3Q2Q1時，則構成5421BD碼十進制計數(shù)器。74290的功能：①異步清②異步置數(shù)（置9）計數(shù)

1212R9(1)

345345R9(2) 時鐘輸出110××000011×0×00000×11×1001×011×10010×0×↓計數(shù)0××0↓計數(shù)×00×↓計數(shù)×0×0↓計數(shù)三、集成計數(shù)器計數(shù)器的級（1）同步級例：用兩片4位二進制加法計數(shù)器74161采用同步級聯(lián)方式構成的8二進制同步加法計數(shù)器，模為16×16=256Q3Q2Q1QQ3QQ3Q2Q1QQ3Q0R D3D2D1DR D3D2D1D11 74161(2)

∧74161(1) ∧

∧ ∧（2）異步級例：用兩片1采用異步級聯(lián)方式構成8位二進制異步可逆計數(shù)器?！摹腝3QQ3Q2Q1Q74191(2) D3D2D1D

Q3Q3Q2Q1Q D3D2D1D74191(1)∧74191(1)∧

計數(shù)脈用計數(shù)器的輸出端作進位/借位有的集成計數(shù)器沒有進位借位輸出端，這時可根據(jù)具體情況，用計數(shù)器的輸出信號Q3、Q2、Q1、Q0產(chǎn)生一個進位借位。例：用兩片74290采用異步級聯(lián)方式組成的二位8421BCD碼十進加法計數(shù)器模為Q31Q31RQ31Q31R0(1) R9(1)RQ3Q2Q1Q74290(1)R0(1) R9(1)R2Q1Q74290(2)∧∧∧

個位輸

∧計數(shù)脈∧清零脈組成任意進制計數(shù)異步清零法——適用于具有異步清零端的集成計數(shù)器。例：用集成計數(shù)器74160和與非門組成的6進制3Q2R3Q2R LD3D2D1D&∧∧00EWB演示——160組成6進同步清零同步清零法適用于具有同步清零端的集成計數(shù)器例：用集成計數(shù)器74163和與非門組成的6進制計數(shù)器& &QQQQ3Q2Q1Q3Q2Q1Q∧∧

D3D2D1D R

EWB演示——163組成6進異步預置數(shù)異步預置數(shù)法適用于具有異步預置端的集成計數(shù)器例：用集成計數(shù)器74191和與非門組成的余3碼10進制計數(shù)器3Q2&0&Q3Q3Q2Q1Q0∧∧ D D2D1D EWB演示——191組

余3碼十進

同步預置數(shù)Q3Q21Q1Q3Q2Q1Q∧∧ D3D2D1D R

QQQ321EWB演示——160組成7進

例6.3. 組成進制計數(shù)器解：因為N＝48，而74160為模10計數(shù)器，所以要用兩片74160構成 &Q&QRRD1組成分頻前面提到，模N計數(shù)器進位輸出端輸出脈沖的頻率是輸入脈頻率的1/N，因此可用模N計數(shù)器組成N分頻例6.3.2某石英晶體振蕩器輸出脈沖信號的頻率為32768Hz74161組成分頻器，將其分頻為頻率為1Hz的脈沖信號解：因為32768=215，經(jīng)15級二分頻，就可獲得頻率為1Hz的脈沖信號。因此 74161級聯(lián)， 片（4）的Q2輸出即可12f

∧074161(4) ∧0

∧74161(3) ∧

∧DD0074161(2) ∧DD00

1Q 74161(1) RDLDD3

D1D

RD

D3D2

RD

D3D2

RDLDD3D2D1 ∧D ∧D

組成序列信號發(fā)生序列信號——在時鐘脈沖作用下產(chǎn)生的一串周期性的二進制信號。例：用74161及門電路構成序列信號發(fā)生器。其中74161與G1構成了一個模5計數(shù) ，因此，這是一個01010序列信號發(fā)生器，序列長度P=5&

Q3Q2Q1Q

∧現(xiàn)態(tài)∧現(xiàn)態(tài)次態(tài)輸Q2 Q1nQ0Q1n+1Q1n+1Q0Z00000100010101010011001110011000000 D3

D1D 1例6.3.3試用計數(shù)器74161和數(shù)據(jù)選擇器設計一個序列發(fā)生器解：由于序列長度8，故將74161構成模8計數(shù)器，并選用數(shù)據(jù)選擇器74151產(chǎn)生所需序列。Z074161R D3D2D1D 174151GD7D6D5D4D3D2D1D0A2A1AYY1∧∧

Y7

Y50

Y3Y2Y1 Y Y6Y5Y4Y3 Y1G1 Q3Q2Q1QRDRDLDD3D2D1D∧ 數(shù)碼寄存器與移位寄存碼寄存數(shù)碼寄存器——二進制數(shù)碼的時序電路組集成數(shù)碼寄存器74LSl75Q Q

Q Q

Q Q

Q QQ∧R∧R∧R1R ∧Q1

D D D74LS175的功RD是異步清零控制端74LS175的功能 輸出 D2 0×××× 1↑ 11×××保持10×××保持二、移位寄存移位寄存器——不但可以寄存數(shù)碼，而且在移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移動11．單向移位寄存器右移寄存器（D觸發(fā)器組成的4位右移寄存器右移寄存器的結構特點：左邊觸發(fā)器的輸出端接右鄰觸發(fā)器的輸入端。 Q Q Q QD串行輸

D1D ∧∧

D 1D ∧∧

2D21D ∧∧

D1D ∧∧

串行輸 Q Q Q QD

D1D ∧∧

D 1D ∧∧

2D21D ∧∧

D1D ∧∧

設移位寄存器的初始狀態(tài)為0000，串行輸入數(shù)碼DI=1101，從位到低位依次輸入。其狀態(tài)表如下0123110輸 0123110輸 輸 0000011100021輸 00000111000211100300110411011由于右移寄存器移位的方為

，所又稱上移寄存器 101 101 1 2D

4

QQQQ（2）左移寄存左移寄存器的結構特點：右邊觸發(fā)器的輸出端接左鄰觸發(fā)器的輸入端 3串行輸 D0D01D ∧∧

D 1D ∧∧R

D21D ∧∧

D31D ∧∧R

串行輸2雙向移位寄存將右移寄存器和左移寄存器組合起來，并引入一控制端便構成既可左移又可右移的雙向移位寄存器。D觸發(fā)器組成的雙向移位寄存器其中，DSR為右移串行輸入端，DSL為左移串行輸入端。 D

&

& R

&

1&

D R ∧ R ∧∧∧∧DOL

三、集成移位寄存器74194為四位雙向移位寄存器DSL和DSR分別是左移和右移串行輸入。D0、D1、D2和D3是并行入端Q0和Q3分別是左移和右移時的串行輸出端，Q0、Q1、Q2和Q30Q0Q0Q0Q74∧74194的功能輸入輸控制 DSL 0××××××××0000100××××××× Q1nQ2n保持101×1↑×××× Q1n右移101×0↑×××× Q1n1101×↑××××Q1nQ2n 左移1100×↑××××Q1nQ2n 111××↑ 四、移位寄存器構成的移位型計數(shù)環(huán)形計數(shù)環(huán)形計數(shù)器的特點電路簡單，N位移位寄存器可以計N個數(shù)，實現(xiàn)模N計數(shù)器。狀態(tài)為的輸出端的序號等于計數(shù)脈沖的個數(shù)，通常不需要譯碼電路DDD0D1D2DQ0Q1Q2QDQQQ 1 ∧ 扭環(huán)形計數(shù)為了增加有效計數(shù)狀態(tài)，擴大計數(shù)器的模，可用扭環(huán)形一般來說，N位移位寄存器可以組成模2N的扭環(huán)形計數(shù)器，只需將末級輸出反相后，接到串行輸入端。1Q112DDRDDRDQ0Q1Q2Q∧0DD0D1D2D

時序邏輯電路的設計方一、同步時序邏輯電路的設計方同步時序邏輯電路的設計步根據(jù)設計要求，設定狀態(tài)狀態(tài)化簡。消去多余的狀態(tài)，得簡化狀態(tài)圖（表）簡化狀態(tài)圖（表）中各個狀態(tài)選擇觸發(fā)器的類型電路的輸出方程和驅動方檢查電路能否自啟動。例6.5.1(1）根(1）根據(jù)設計要求，設定狀態(tài)畫出狀態(tài)轉換圖。該狀態(tài)圖不須化簡狀態(tài)轉換編碼狀態(tài)轉換順現(xiàn)態(tài)次態(tài)輸nnQ0Q1Q1Y00000100010100010011001110001000001選擇觸發(fā)器。選用JK列出JK觸發(fā)器的驅動表，畫出電路的次態(tài)圖JK觸發(fā)器的驅

JK000×011×10×111×0 ×××201根據(jù)次態(tài)圖和JK觸發(fā)器的驅動表可得各觸發(fā)器的驅動圖JK觸發(fā)器的驅

JK00JK000×011×10×111×01 0010010××××

201K2n

1 ××××××××1×××

nn××× 2 1

J2K2JK觸發(fā)器的驅

JK0JK000×011×10×111×0×××201J1

K11

1 ××10×××10××××01××0×××2

J12 K1 J0 K01 1××11××10×××20

1 n201n201×11×××××

J0K01再畫出輸出可得電路的輸出方程

Y n Q將各驅動方程歸納如下

1 2000200001×××

J0

K0 J1 K1 （6）畫邏輯圖。

K2 QY進位輸

1J&1J1KQ1K1JQ∧∧&1J1KQ1K1JQ∧∧∧（7）檢查能否自啟利用邏輯分析的方法畫出電路完整的狀態(tài)圖

000

001

可見，如果電路進入無效狀態(tài)10、10、1時，在脈沖作用下，分別進入有效狀態(tài)、010。所以電路能夠自啟動。一般時序邏輯電路的設計舉典型的時序邏輯電路具有外部輸入變量X，所以設計過程要復雜一些。例6.5.2設計一個串行數(shù)據(jù)檢測器。該檢測器有一個輸入端X，它的功能是對輸入信號進行檢測。當連續(xù)輸入三個1（以及三個以上解（1）根據(jù)設計要求，設定狀態(tài):：S0S2——連續(xù)收到兩個1后的狀態(tài)S3——連續(xù)收到三個1（以及三個以上1）后的狀狀態(tài)化簡觀察上圖可知

S

和S3是等價狀態(tài)

S所以將S2和S3合并S

并用S2表示，得

化狀態(tài)圖

狀態(tài)分該電路有3個狀態(tài)，可以用2位二進制代碼組合（00、01、10、11）中的三個代碼表示。本例取S0=00、S1=01、

Q Q

選擇觸發(fā)器本例選用2個D觸發(fā)列出D觸發(fā)器的驅動表、畫出電路的次態(tài)和輸出圖D觸發(fā)器的驅動

0D000D00011011101由輸 圖可得電路的輸出方程1YXQn1根據(jù)次態(tài)圖和D觸發(fā)器的驅動表可得各觸發(fā)器的驅動圖D

0D000D0001101101011 11

01 01000×0000×011×000×111× 由各驅 圖可得電路的驅動方程

D1D0

0X0畫邏輯圖根據(jù)驅動方程和輸出方程，畫出邏輯D0

Q Q 0D1 0∧∧1YXQn ∧∧1QQQ&&

QQ1

二、異步時序邏輯電路的設計