數(shù)字系統(tǒng)設(shè)計(jì)：FPGA中的同步電路設(shè)計(jì)

FPGA中的同步電路設(shè)計(jì)王前FPGA中的同步電路設(shè)計(jì)異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫控制信號(hào)脈沖，其邏輯輸出與任何時(shí)鐘信號(hào)都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。主要是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘ＣＬＫ，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。同步電路FPGA中的同步電路設(shè)計(jì)建立時(shí)間tsu主要是指在觸發(fā)器的時(shí)鐘上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器。主要是指在觸發(fā)器的時(shí)鐘上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。保持時(shí)間th

因此，數(shù)據(jù)穩(wěn)定傳輸必須滿足建立時(shí)間和保持時(shí)間的要求，否則電路就會(huì)出現(xiàn)邏輯錯(cuò)誤。FPGA中的同步電路設(shè)計(jì)同步電路比異步電路優(yōu)點(diǎn)同步電路能在溫度、電壓、過(guò)程等參數(shù)變化的情況下保持正常的工作，而異步電路的性能通常和環(huán)境溫度、工作電壓以及生產(chǎn)過(guò)程有關(guān)。

同步電路具有可移植性，易于采用新技術(shù)或更先進(jìn)的技術(shù)，而異步電路很難重用和維護(hù)。用Ｄ觸發(fā)器或寄存器設(shè)計(jì)同步電路，可以消除毛刺和同步內(nèi)部歪斜的數(shù)據(jù)。而異步電路就沒(méi)有這個(gè)優(yōu)點(diǎn)，且很難進(jìn)行模擬和排錯(cuò)，也不能得到很好的綜合。同步電路能簡(jiǎn)化兩個(gè)模塊之間的接口，而異步電路需要握手信號(hào)或令牌標(biāo)記才能確保信號(hào)的完整性。FPGA中的同步電路設(shè)計(jì)同步電路也有缺點(diǎn)，因?yàn)樾枰獣r(shí)序器件，它與異步電路相比將會(huì)消耗更多的邏輯門資源。雖然異步電路速度較快且電源消耗較少，但由于現(xiàn)在的FPGA芯片已做到幾百萬(wàn)門，故不必太在意這一點(diǎn)。筆者建議盡量避免用異步電路而采用同步電路進(jìn)行設(shè)計(jì)。FPGA燒寫AS+配置芯片方式以及JTAG方式對(duì)于大部分AlteraFPGA芯片都可以同時(shí)采用2種編程方法，即AS+配置芯片方式以及JTAG方式，下載電纜都可以通用，比如ByteBlasterII

AS+配置芯片是將程序下載到配置芯片中，配置芯片（如EPCS系列）就是一塊EPROM，它可以在每次系統(tǒng)上電的時(shí)候，都自動(dòng)將程序燒寫到FPGA中，這樣一來(lái)FPGA就用不著每次上電都重新燒寫了，跟使用CPLD時(shí)是一樣的。這種方式下采用的下載文件時(shí)POF文件是直接將程序下載到FPGA中，由于FPGA中是基于SRAM結(jié)構(gòu)的，每次斷電之后程序就沒(méi)有了，所以必須每次上電都重新下載。用JTAG方式的好處在于便于調(diào)試，比如我們可以用QuartusII中的SignalTap

嵌入式邏輯分析儀進(jìn)行FPGAI/0引腳上信號(hào)的實(shí)時(shí)觀測(cè)，非常的方便。這種方式下采用的下載文件時(shí)SOF文件

JTAG方式

因此，如果以上2種方式同時(shí)使用，需要2跟接線柱，一根下載線，一套配置成AS方式，一套配置成JTAG方式。