組合邏輯電路4(1)優(yōu)秀文檔

第4章組合邏輯電路作業(yè)：4-1c)4-4

4-5

4-7

4-91)

2)4-15第4章組合邏輯電路1目錄4.1 概述4.2 組合邏輯電路的分析4.3 組合電路的設(shè)計(jì)4.4 組合邏輯電路中的競爭和冒險(xiǎn)4.5 組合電路的系統(tǒng)應(yīng)用第4章組合邏輯電路24.1概述數(shù)字電路組合邏輯電路時(shí)序邏輯電路組合邏輯電路的特點(diǎn)組合邏輯電路在某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號(hào)所決定，而與電路的歷史工作狀態(tài)無關(guān)。不含存儲(chǔ)單元（沒有“記憶”功能）。第4章組合邏輯電路3組合電路由邏輯門組成的多輸入、多輸出（或單輸出）的邏輯電路。如：n個(gè)輸入（x1~x

n）、m個(gè)輸出（z

1~zm）的組合電路。第4章組合邏輯電路44.2組合電路的分析分析要求：就是根據(jù)已知邏輯電路，通過邏輯表達(dá)式、真值表等過程，分析其邏輯功能。

4.2.1組合電路分析的一般步驟一般步驟：（1）根據(jù)邏輯電路寫出邏輯函數(shù)表達(dá)式（化簡）；（3）根據(jù)真值表分析該電路的邏輯功能。（2）根據(jù)邏輯函數(shù)表達(dá)式寫出真值表；第4章組合邏輯電路5

例：分析某四輸入、兩輸出的邏輯電路第4章組合邏輯電路6第一步：根據(jù)邏輯圖寫出邏輯式

功能：ABCD中多數(shù)為1時(shí)，F(xiàn)1=1；ABCD全為1時(shí)，F(xiàn)2

=1。表決電路:多數(shù)通過和一致通過。第三步：分析功能第二步：寫出真值表00其它000011111111101101101101111111F2F1ABCD第4章組合邏輯電路7(1)（2）步：第4章組合邏輯電路8功能:判別輸入二進(jìn)制數(shù)的數(shù)值范圍。

(DCBA)25時(shí)Y0=16(DCBA)210時(shí)Y1=1(DCBA)211時(shí)Y2=1第4章組合邏輯電路91、加法器例1：由5個(gè)邏輯門組成的2輸入、2輸出邏輯電路4.2.2常用組合電路及其分析

邏輯式第4章組合邏輯電路10真值表00010010001011SCAB半加運(yùn)算

A1

A0+B1B0

C1S1S0進(jìn)位C0

A1A0和B1B0兩個(gè)兩位二進(jìn)制數(shù)相加，其當(dāng)A

0和B0相加時(shí)，因沒有低位進(jìn)位，只考慮本位和（S0）和進(jìn)位（C0）。這種加法運(yùn)算稱為“半加”運(yùn)算。實(shí)現(xiàn)半加運(yùn)算的電路稱為“半加器”。第4章組合邏輯電路11兩個(gè)高位數(shù)（A1、B1）相加時(shí)，必須考慮可能來自低位的進(jìn)位（C0），這種運(yùn)算稱為“全加”。實(shí)現(xiàn)全加運(yùn)算的電路稱為全加器。顯然，一位全加器是一個(gè)3輸入、2輸出的組合電路。半加器的邏輯符號(hào)ΣCOSCABΣCOSiCiAiBi全加器的邏輯符號(hào)Ci-1CI第4章組合邏輯電路12例2：分析邏輯電路這是一個(gè)由12個(gè)門組成的3輸入、2輸出組合邏輯電路。第4章組合邏輯電路13邏輯式真值表0010100110010111000001010011100101110111Si

CiAi

Bi

Ci-1功能：符合全加運(yùn)算的規(guī)律，所以該電路為全加器。

第4章組合邏輯電路14

例3：全加器的應(yīng)用—組成多位全加器用4個(gè)一位全加器組成4位全加器第4章組合邏輯電路15例4：分析4位全加器應(yīng)用電路4位全加器S0S1S2S3COCIB0B1B2B3A0A1A2A3

D0

D1

D2

D3

D4CBA0D4

D3

D2

D1

D0ABC0000000011001100100101100011111001010101000001010011100101110111輸出輸入

可以看出，當(dāng)輸入為000~111時(shí)，輸出始終為相應(yīng)輸入值的3倍（二進(jìn)制表示），所以，這是一個(gè)“×3”電路。第4章組合邏輯電路16例5：實(shí)現(xiàn)減法運(yùn)算4位全加器S0S1S2S3COCIB0B1B2B3A0A1A2A31B0’B1’B2’B3’A0’A1’A2’A3’分析：A加B的補(bǔ)碼（反碼+1），相當(dāng)于進(jìn)行A減B的運(yùn)算。

第4章組合邏輯電路174位全加器S0S1S2S3COCIB0B1B2B3A0A1A2A3110100011

1110如1100－0101相當(dāng)于1100＋1010＋１，等于0111第4章組合邏輯電路18例:用全加器構(gòu)成五人表決電路。YCi

S

iAi

Bi

Ci-1Ci

SiAi

Bi

Ci-1Ci

S

iAi

Bi

Ci-1ABCDEABC111000011110001100DE狀態(tài)Y無須判別無須判別只要有一個(gè)1全為0全為1只要有一個(gè)0101010A、B、C、D、E為五個(gè)輸入量；Y為輸出量。第4章組合邏輯電路19補(bǔ)充：全減器兩個(gè)數(shù)相減時(shí)，考慮可能來自低位的借位，這種運(yùn)算稱為“全減”。實(shí)現(xiàn)全減運(yùn)算的電路稱為全減器。顯然，一位全減器也是一個(gè)3輸入、2輸出的組合電路。Ai被減數(shù)，Bi減數(shù)，Bn和Bn+1借位，Di差值。第4章組合邏輯電路20Ai被減數(shù)，Bi減數(shù)，Bn和Bn+1借位，Di差值。AiBiBnDi00010101001110001111010010111010真值表Bn+101111000第4章組合邏輯電路212、數(shù)據(jù)選擇器1）功能在控制信號(hào)作用下。從多個(gè)輸入信號(hào)中選擇一個(gè)信號(hào)到輸出。如從4路信號(hào)（D0~D3）中選一個(gè)到輸出（F），稱為4選1數(shù)據(jù)選擇器。第4章組合邏輯電路222）原理分析第4章組合邏輯電路23第一步：根據(jù)邏輯圖寫出邏輯式第二步：根據(jù)邏輯式寫出真值表0D0D1D2D3任意0001101110000FA1

A0第三步：分析功能

為選通端、低電平有效?？刂贫薃1A0為00、01、10、11時(shí)，分別選中D0、D1、D2、D3到輸出F—4選1數(shù)據(jù)選擇器。第4章組合邏輯電路24

數(shù)據(jù)選擇器的自擴(kuò)展就是用多片某類選擇器構(gòu)成更大選擇范圍的選擇器。如利用兩個(gè)4選1數(shù)據(jù)選擇器實(shí)現(xiàn)從8個(gè)輸入信號(hào)中進(jìn)行選擇的要求（構(gòu)成8選1數(shù)據(jù)選擇器）。3）選擇器的自擴(kuò)展第4章組合邏輯電路25雙四選一74LS153輸出表達(dá)式：第4章組合邏輯電路26例：將雙4選1數(shù)據(jù)選擇器擴(kuò)展為8選1選擇器

74LS153內(nèi)部有兩個(gè)獨(dú)立的4選1數(shù)據(jù)選擇器，利用擴(kuò)展端A2控制兩個(gè)選通端，在A2為0、1時(shí)各有一個(gè)選擇器工作，實(shí)現(xiàn)8選1選擇器的功能。第4章組合邏輯電路273、用譯碼器設(shè)計(jì)組合電路74LS138為3線-8線譯碼器，輸入原碼、輸出低電平有效。特點(diǎn)：能進(jìn)行兩個(gè)4位二進(jìn)制數(shù)比較，為擴(kuò)展使用，增加級聯(lián)輸入端。表決結(jié)果F通過為1、否則為0。10實(shí)現(xiàn)半加運(yùn)算的電路稱為“半加器”。為選通端、低電平有效。10001100111001111001RBO=0表示本應(yīng)顯示的0熄滅了。第二步：根據(jù)真值表寫出邏輯式（可利用無關(guān)項(xiàng)化簡）邏輯冒險(xiǎn)的消除—修改邏輯設(shè)計(jì)（增加冗余項(xiàng)）11111011abcdefg例1：由5個(gè)邏輯門組成的2輸入、2輸出邏輯電路用選擇器、譯碼器設(shè)計(jì)的思路這種加法運(yùn)算稱為“半加”運(yùn)算。XXXXXXXX02）一位比較器的設(shè)計(jì)實(shí)現(xiàn)方法：（1）把函數(shù)式變換為與選擇器表達(dá)式功能：輸入4位二進(jìn)制代碼，輸出10路高低電平信號(hào)方法一：選用8選1數(shù)據(jù)選擇器A2A1A0第三步：根據(jù)真值表寫出邏輯式00000001例：典型優(yōu)先編碼器（148）及擴(kuò)展應(yīng)用設(shè)計(jì)組合電路時(shí)，由于所設(shè)計(jì)的電路功能、復(fù)雜程度不同，所需的邏輯門電路從幾個(gè)、幾十個(gè)到數(shù)百個(gè)甚至更多。例：用譯碼器實(shí)現(xiàn)3變量邏輯函數(shù)功能—當(dāng)A1A0為不同組合時(shí)，輸入數(shù)據(jù)（D）可以有選擇地被分配到D0~D3四路輸出中，實(shí)現(xiàn)了數(shù)據(jù)的多路分配用小規(guī)模集成電路（SSI）實(shí)現(xiàn)10111101）功能

與數(shù)據(jù)選擇器的功能相反，多路分配器可以在通道選擇端的作用下，將一個(gè)數(shù)據(jù)分別送到多個(gè)輸出端。3、數(shù)據(jù)分配器第4章組合邏輯電路282）原理分析—4路分配器首先寫出邏輯式：第4章組合邏輯電路29然后寫出真值表：D0=DD1=DD2=DD3=D00011011輸出A1A0功能

—當(dāng)A1A0為不同組合時(shí)，輸入數(shù)據(jù)（D）可以有選擇地被分配到D0~D3四路輸出中，實(shí)現(xiàn)了數(shù)據(jù)的多路分配

4路分配器D0D1D2D3DA1A0邏輯符號(hào)第4章組合邏輯電路301）編碼的概念用數(shù)碼信號(hào)表示特定對象的過程稱為編碼，如運(yùn)動(dòng)員號(hào)碼、身份證號(hào)碼、漢字編碼等。2）二進(jìn)制編碼用多位二進(jìn)制數(shù)形成一組二進(jìn)制代碼，如果將代碼賦予特定的含義，就稱為二進(jìn)制編碼。如計(jì)算機(jī)、計(jì)數(shù)器的鍵盤和按鍵，可將數(shù)字、符號(hào)轉(zhuǎn)換為相應(yīng)的二進(jìn)制代碼，是典型的編碼器。4、編碼器第4章組合邏輯電路31輸出0100（4）鍵盤或按鍵的編碼工作第4章組合邏輯電路32輸入8個(gè)高、低電平信號(hào)，輸出3位二進(jìn)制數(shù)。如5有效（0或1），即對5編碼，輸出0101（原碼）或1010（反碼）8線-3線普通編碼器輸出0101（原碼）第4章組合邏輯電路333）原理這是一個(gè)8輸入、3輸出的組合電路。首先根據(jù)邏輯圖寫出邏輯式：第4章組合邏輯電路34

然后根據(jù)邏輯表達(dá)式寫出真值表：0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001F2

F1

F0

I0

I1

I2

I3

I4

I5

I6

I7輸出原碼輸入1有效從真值表可看出，8個(gè)輸入中同一時(shí)刻只有一個(gè)有效（1）編碼器將該信號(hào)轉(zhuǎn)換為相應(yīng)的二進(jìn)制代碼（原碼表示）第4章組合邏輯電路35設(shè)計(jì)組合電路時(shí)，由于所設(shè)計(jì)的電路功能、復(fù)雜程度不同，所需的邏輯門電路從幾個(gè)、幾十個(gè)到數(shù)百個(gè)甚至更多。應(yīng)該根據(jù)實(shí)際要求，選擇不同規(guī)模的集成電路。4.3組合電路的設(shè)計(jì)

4.3.1概述實(shí)際問題用小規(guī)模集成電路（SSI）實(shí)現(xiàn)SSI—各種邏輯門用中規(guī)模集成電路（MSI）實(shí)現(xiàn)MSI—譯碼器、選擇器等用大規(guī)模集成電路（LSI）實(shí)現(xiàn)LSI—存儲(chǔ)器、可編程器件等第4章組合邏輯電路361、設(shè)計(jì)的一般步驟4.3.2用小規(guī)模集成電路設(shè)計(jì)組合電路第4章組合邏輯電路37例：設(shè)計(jì)三人表決電路第一步：實(shí)際問題邏輯化。輸入A、B、C同意為1、不同意為0；表決結(jié)果F通過為1、否則為0。00010111000001010011100101110111FABC第二步：根據(jù)要求寫真值表第4章組合邏輯電路38第三步：根據(jù)真值表寫出邏輯式1、如選用與門和或門實(shí)現(xiàn)，化為最簡與-或式：2、如完全選用與非門實(shí)現(xiàn)，則將最簡與-或式變換為與非-與非式與非-與非式第4章組合邏輯電路39第四步：根據(jù)邏輯式畫邏輯圖用與門和或門實(shí)現(xiàn)用與非門實(shí)現(xiàn)第4章組合邏輯電路401、優(yōu)先編碼器的設(shè)計(jì)及應(yīng)用功能：允許多個(gè)輸入同時(shí)有效，按規(guī)定的優(yōu)先級別進(jìn)行編碼。例：設(shè)計(jì)一個(gè)10線-4線優(yōu)先編碼器，輸入I0~I9（低電平輸入有效）、輸出反碼、優(yōu)先級別自高向低為：I9I8····I1I04.3.3常用組合電路及設(shè)計(jì)第4章組合邏輯電路41要求設(shè)計(jì)的優(yōu)先編碼器示意圖優(yōu)先順序I0I5I9Y3Y011010011111010表示輸出反碼表示輸入低電平有效如輸入11110010115有效，輸出1010（5的反碼）第4章組合邏輯電路42第一步：按要求寫出真值表1111011001111000100110101011110011011110111

1

11

1

1

1

1X

X

X

X

X

X

X

X

0X

X

X

X

X

X

X0

1X

X

X

X

X

X

0

1

1X

X

X

X

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1

1

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X

X

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1

1

1

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X

X

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1

1

1

1

1X

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1

1

1

1

1

1X

0

1

1

11

1

1

10

1

1

1

1

1

1

1

1輸出輸入第4章組合邏輯電路43第二步：寫出邏輯式化簡后，得：第4章組合邏輯電路44第4章組合邏輯電路45例：典型優(yōu)先編碼器（148）及擴(kuò)展應(yīng)用74LS148為8線-3線優(yōu)先編碼器，輸入低電平有效、輸出反碼，優(yōu)先順序?yàn)椋河芯幋a輸入時(shí)為0輸出反碼無編碼輸入時(shí)為0選通端0有效優(yōu)先級別擴(kuò)展輸出端YEX選通輸出端Ys選通端S第4章組合邏輯電路468線-3線優(yōu)先編碼器的功能表11011010101010101010111111000001010011100101110111XXXXXXXX111111110XXXXXXX10XXXXXX110XXXXX1110XXXX11110XXX111110XX1111110X111111101000000000輸出輸入

第4章組合邏輯電路47電路工作有編碼輸入10電路工作無編碼輸入01電路不工作11功能YEXYs選通輸出端擴(kuò)展輸出端YEXYs第4章組合邏輯電路48第4章組合邏輯電路49優(yōu)先編碼器的擴(kuò)展：

用兩片148組成為16線-4線優(yōu)先編碼器第4章組合邏輯電路50譯碼是編碼的逆過程，即將代碼“翻譯”為特定的對象。將一組二進(jìn)制代碼“翻譯”為一組高低電平信號(hào)。能實(shí)現(xiàn)譯碼功能的電路稱為譯碼器。譯碼器也是一種多輸入多輸出的組合邏輯電路。2、譯碼器的設(shè)計(jì)及應(yīng)用二-十進(jìn)制譯碼器通用譯碼器顯示譯碼器｛二進(jìn)制譯碼器代碼轉(zhuǎn)換器｛譯碼器1）譯碼器的種類第4章組合邏輯電路51將n位二進(jìn)制代碼，譯為特定含義的2n個(gè)輸出信號(hào)，稱為二進(jìn)制譯碼器。常用的有2線-4線譯碼器、3線-8線譯碼器和4線-16線譯碼器等。2）二進(jìn)制譯碼器第4章組合邏輯電路52例：設(shè)計(jì)3線-8線譯碼器，輸入原碼、輸出高電平有效。3線-8線譯碼器ABCF7F0分析，該電路為3輸入、8輸出的組合電路。當(dāng)輸入為000~111時(shí)，8個(gè)輸出依次為高電平。例如若ABC為110，則Y7~Y0為01000000第4章組合邏輯電路53第一步：按照要求寫真值表0000000100000010000001000000100000010000001000000100000010000000000001010011100101110111F7

F6

F5

F4

F3

F2

F1

F0ABC第二步：寫邏輯式第4章組合邏輯電路54第三步：畫邏輯圖第4章組合邏輯電路55二進(jìn)制譯碼器的典型產(chǎn)品—74LS13874LS138為

3線-8線譯碼器，輸入原碼、輸出低電平有效。選通端時(shí)工作。A2A1

A0=101時(shí)，輸出：選通端輸入端輸出端第4章組合邏輯電路561A0

A2

A111&Y0=A2A1A0&…...&Y7=A2A1A0Y1A2A1A0=1SASBSCG>1當(dāng)SA=1、SB=SC=0時(shí)，才正常譯碼。第4章組合邏輯電路5774LS138的功能表第4章組合邏輯電路5874LS138的擴(kuò)展—組成4線-16線譯碼器第4章組合邏輯電路59功能：輸入

4位二進(jìn)制代碼，輸出10路高低電平信號(hào)例：74LS42輸入（0000~1001）為原碼、輸出（Y9~Y0）為低電平有效。3）二-十進(jìn)制譯碼器4線-10線譯碼器ABCDY9Y074LS42對于偽碼（1010~1111）輸出均無有效信號(hào)產(chǎn)生，有拒絕偽碼功能。第4章組合邏輯電路60第4章組合邏輯電路61A3A2A1A0Y0Y2Y5Y4Y1Y3Y6Y774LS42真值表01111111101111111101111111

10111111

11011111

11101111

11110111

1111101111111111110101101000010011001001010111000001100101011001000000111011111111

11111111

111111Y8Y91111111111111111011011111111111111111111111111111111111111111111111111偽碼0128934567第4章組合邏輯電路62功能：將4位二進(jìn)制代碼，譯為數(shù)碼顯示器所需的信號(hào)。如七段數(shù)碼顯示器，則譯為7個(gè)顯示信號(hào)，通過數(shù)碼管顯示相應(yīng)的數(shù)字。4）顯示譯碼器第4章組合邏輯電路63顯示譯碼器與七段顯示器第4章組合邏輯電路64由七個(gè)發(fā)光二極管（a、b、c、d、e、f、g）組成，根據(jù)顯示代碼的不同，可以顯示數(shù)字及部分英文字母。半導(dǎo)體數(shù)碼管陽極陰極發(fā)光二極管導(dǎo)通時(shí)發(fā)光第4章組合邏輯電路65

如果七個(gè)發(fā)光二極管的陰極接在一起并接地，稱為共陰極接法。顯示代碼（a~g）為高電平時(shí)，相應(yīng)的發(fā)光二極管導(dǎo)通并發(fā)光。例如：a~g為1111001時(shí)，顯示3

共陰極數(shù)碼管第4章組合邏輯電路66如果七個(gè)發(fā)光二極管的陽極接在一起并接電源，稱為共陽極接法。顯示代碼（a~g）為低電平時(shí)，相應(yīng)的發(fā)光二極管導(dǎo)通并發(fā)光。例如：a~g為01100000時(shí)，顯示

E共陽極數(shù)碼管第4章組合邏輯電路67按照顯示的要求（數(shù)字、字母等）及數(shù)碼管的結(jié)構(gòu)（共陽極或共陰極），根據(jù)組合電路的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。例：設(shè)計(jì)一個(gè)七段顯示譯碼器，將0000、0001、0010······1001（BCD碼），用共陰極接法的半導(dǎo)體七段顯示器依次顯示為0、1······9七段顯示譯碼器的設(shè)計(jì)第4章組合邏輯電路68無關(guān)項(xiàng)其他012345678911111100110000100110111110010110011101101110111101110000111111011110110000000100100011010001010110011110001001abcdefgABCD顯示數(shù)字輸出輸入第一步：按照要求及數(shù)碼管的結(jié)構(gòu)，寫出真值表第4章組合邏輯電路69第二步：根據(jù)真值表寫出邏輯式（可利用無關(guān)項(xiàng)化簡）第三步：根據(jù)邏輯式畫邏輯圖（略）第4章組合邏輯電路7074LS47：輸出低電平有效，用于共陽極數(shù)碼管74LS48：輸出高電平有效，用于共陰極數(shù)碼管典型的BCD-七段顯示譯碼器（4線-7線譯碼器）BCD碼輸入測試輸入熄滅輸入/滅0輸出滅0輸入顯示信號(hào)輸出第4章組合邏輯電路7174LS48的功能表正常工作，可顯示0~90000~1001111熄滅輸入，無顯示×0×1滅0輸入：不顯示0，=0×輸出001測試輸入：顯示“8”的代碼×××0說明

A3~A0

第4章組合邏輯電路72LT：燈測試信號(hào)。LT=0輸出均為1，字段全亮RBI：滅零輸入信號(hào)，把不希望顯示的0熄滅。BI/RBO：滅燈輸入/滅零輸出信號(hào)。BI=0數(shù)碼管熄滅。RBO=0表示本應(yīng)顯示的0熄滅了。第4章組合邏輯電路73多位顯示電路，整數(shù)部分的最高位和小數(shù)部分的最低位不顯示0，如這兩位為0則熄滅，同時(shí)整數(shù)部分的次高位和小數(shù)部分的次低位也不能顯示0。但小數(shù)點(diǎn)前后兩位應(yīng)能顯示0。例：滅0、熄滅功能的應(yīng)用—多位數(shù)字顯示第4章組合邏輯電路741）功能比較兩個(gè)相同位數(shù)的二進(jìn)制數(shù)的大小，由FA=B、FA<B、FA>B

三個(gè)輸出表示比較的結(jié)果。3、比較器的設(shè)計(jì)與應(yīng)用第4章組合邏輯電路75A、B

均為一位二進(jìn)制數(shù)，輸出為

FA>B、FA=B、FA<B

，根據(jù)要求寫出真值表：2）一位比較器的設(shè)計(jì)01000110001000011011FA>BFA=BFA<BAB第4章組合邏輯電路76根據(jù)真值表寫出邏輯式：根據(jù)邏輯式畫邏輯圖第4章組合邏輯電路773）多位比較器的設(shè)計(jì)如A、B是兩個(gè)多位二進(jìn)制數(shù)，則應(yīng)從最高位開始比較依次比較，只有各位數(shù)相比全部相等時(shí)，兩數(shù)才相等。例：設(shè)計(jì)4位比較器，A、B均為4位二進(jìn)制數(shù)首先寫出真值表：第4章組合邏輯電路78四位比較器真值表100001100001100001100001010××××××A0>

B0A0<

B0A0=

B0××××A1>

B1A1<

B1A1=

B1A1=

B1A1=

B1××A2>

B2A2<

B2A2=

B2A2=

B2A2=

B2A2=

B2A2=

B2A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3FA>BFA=BFA<BA0B0A1B1A2B2A3B3輸出輸入第4章組合邏輯電路79寫出邏輯式（邏輯圖略）：第4章組合邏輯電路80集成化4位比較器（74LS85）及級聯(lián)特點(diǎn)：能進(jìn)行兩個(gè)4位二進(jìn)制數(shù)比較，為擴(kuò)展使用，增加級聯(lián)輸入端。第4章組合邏輯電路81寫出邏輯式：第4章組合邏輯電路82例：用兩片74LS85進(jìn)行8位數(shù)比較。第4章組合邏輯電路834.3.4用中規(guī)模集成電路設(shè)計(jì)組合電路1、設(shè)計(jì)思路將實(shí)際問題寫成最小項(xiàng)之和，可用選擇器和譯碼器設(shè)計(jì)組合電路。與選擇器和譯碼器比較：找出邏輯關(guān)系。特殊情況（如8421碼與余3碼的相互轉(zhuǎn)換），可采用全加器設(shè)計(jì)。第4章組合邏輯電路84用選擇器、譯碼器設(shè)計(jì)的思路實(shí)際問題數(shù)據(jù)選擇器譯碼器選擇器為最小項(xiàng)之和譯碼器由2n個(gè)最小項(xiàng)組成實(shí)現(xiàn)第4章組合邏輯電路852、用數(shù)據(jù)選擇器設(shè)計(jì)組合電路

用具有n位地址的選擇器，可以產(chǎn)生輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。

實(shí)現(xiàn)方法：（1）把函數(shù)式變換為與選擇器表達(dá)式完全對應(yīng)的形式。（2）兩式相對照，找出變量對應(yīng)關(guān)系。（3）畫邏輯圖。第4章組合邏輯電路86通過真值表、邏輯式，寫成最小項(xiàng)之和的形式：方法一：選用8選1數(shù)據(jù)選擇器（用3個(gè)控制端的選擇器實(shí)現(xiàn)3變量的組合電路）。寫出8選1數(shù)據(jù)選擇器的邏輯式：例：設(shè)計(jì)三人表決電路第4章組合邏輯電路87兩式比較、令：

F=YA2=A、A1=B、A0=C、D0=D1=D2=D4=0D3=D5=D6=D7=1則兩式相等，實(shí)現(xiàn)所要求的邏輯功能。Y第4章組合邏輯電路88方法二：用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)用2個(gè)控制端的選擇器實(shí)現(xiàn)3變量邏輯函數(shù)，需分離出多余的變量。原式改為：與4選1選擇器的邏輯式比較：第4章組合邏輯電路89則兩式相等，實(shí)現(xiàn)所要求的邏輯功能令：第4章組合邏輯電路90例：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)5變量邏輯函數(shù)用3個(gè)控制端的選擇器實(shí)現(xiàn)5個(gè)變量的邏輯函數(shù)，需分離出兩個(gè)變量。因D、E出現(xiàn)較少，可分離并經(jīng)過附加的電路送到輸入端。第4章組合邏輯電路91邏輯電路第4章組合邏輯電路923、用譯碼器設(shè)計(jì)組合電路

依據(jù)：當(dāng)控制端為有效電平時(shí)，若譯碼器輸入端接邏輯變量，在譯碼器的輸出端則可得到輸入變量的全部最小項(xiàng)。

n位二進(jìn)制譯碼器的輸出給出了n變量的全部最小項(xiàng)。通過附加必要的門，可獲得任意形式變量數(shù)量不大于n的組合邏輯函數(shù)。第4章組合邏輯電路9300000010SSI—各種邏輯門理想情況下，F(xiàn)=AB，但考慮到A、B實(shí)際到達(dá)與門的時(shí)間不同，存在競爭，可能產(chǎn)生干擾脈沖，稱為冒險(xiǎn)。設(shè)計(jì)組合電路時(shí)，由于所設(shè)計(jì)的電路功能、復(fù)雜程度不同，所需的邏輯門電路從幾個(gè)、幾十個(gè)到數(shù)百個(gè)甚至更多。1111111111A2A1A0=101時(shí)，輸出：表決電路:多數(shù)通過和一致通過。特點(diǎn)：能進(jìn)行兩個(gè)4位二進(jìn)制數(shù)比較，為擴(kuò)展使用，增加級聯(lián)輸入端。實(shí)現(xiàn)半加運(yùn)算的電路稱為“半加器”。每個(gè)輸出對應(yīng)一個(gè)以輸入為變量的最小項(xiàng)。AiBiCi-100011XXX011111

實(shí)現(xiàn)方法：（1）把函數(shù)式化為最小項(xiàng)之和的形式。（2）設(shè)定函數(shù)變量與譯碼器輸入端的對應(yīng)關(guān)系。（3）把函數(shù)式變換為與譯碼器輸出相吻合的形式。（4）附加必要的門（或門或與非門),畫出邏輯圖。第4章組合邏輯電路94例：用譯碼器實(shí)現(xiàn)3變量邏輯函數(shù)

F（A，B，C）=∑m（0，2，3，4，7）

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