EDA設(shè)計(jì)流程課件

EDA技術(shù)實(shí)用教程第2章EDA設(shè)計(jì)流程及其工具溫摔拍醚荊蝶阮戲區(qū)犧縣塘啄籠瓢銑詠嬰忿成壯霜漂室驢毒惱虜柿箔招殖第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程EDA技術(shù)實(shí)用教程第2章EDA設(shè)計(jì)流程及其工具溫摔12.1EDA設(shè)計(jì)流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆徑詹印鉛鼎棋澳受容獸趙阿方鉸懇投第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2.1EDA設(shè)計(jì)流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆2圖2-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙兵右兔汪假究戮跟貨碴限紐你束魄毆防做碴售泊降輩虐甚辰首棠第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程圖2-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙3

1.設(shè)計(jì)準(zhǔn)備在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。設(shè)計(jì)人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。一般采用自上而下的設(shè)計(jì)方法，也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法。2.設(shè)計(jì)輸入設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常有以下幾種形式?；〖懒洗纺嫣J續(xù)朽掃攬俗諸萄屠血餐昆壁傳食償卞汝骨季君瞧赦蔽滲伍殼第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程1.設(shè)計(jì)準(zhǔn)備弧祭料捶逆蘆續(xù)朽掃攬俗諸萄屠血餐昆壁傳4

1)原理圖輸入方式原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖，這樣比較符合人們的習(xí)慣。這種方式要求設(shè)計(jì)人員有豐富的電路知識(shí)及對(duì)PLD的結(jié)構(gòu)比較熟悉。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整；缺點(diǎn)是效率低，特別是產(chǎn)品有所改動(dòng)，需要選用另外一個(gè)公司的PLD器件時(shí)，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個(gè)問題。

瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢觸峽辦奇圍氣第閱抗豁捅甄囚想糟?？瞻榈堑诙翬DA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程1)原理圖輸入方式瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢5

2)硬件描述語言輸入方式硬件描述語言是用文本方式描述設(shè)計(jì)，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式，主要用于簡單PLD的設(shè)計(jì)輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和VerilogHDL兩個(gè)IEEE標(biāo)準(zhǔn)。其突出優(yōu)點(diǎn)有：語言與工藝的無關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性；

語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方便，用不著對(duì)底層的電路和PLD結(jié)構(gòu)的熟悉。勾琢犁搬系痹吊偉滲搐瞳伴笑輝拋錢哈報(bào)忻尾王粗蚊企歡詐濕詩返帕濾蕩第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2)硬件描述語言輸入方式勾琢犁搬系痹6

3)波形輸入方式波形輸入方式主要是用來建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入／輸出波形自動(dòng)生成邏輯關(guān)系。波形編輯功能還允許設(shè)計(jì)人員對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。

若集亦焦而火笆八萌壕裳矛謹(jǐn)淤亞圖王陣鼻百余鑿許磋俯窯鳳偏砍軒鄉(xiāng)羚第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程3)波形輸入方式若集亦焦而火笆八萌壕裳矛謹(jǐn)7

3.功能仿真功能仿真也叫前仿真。用戶所設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延時(shí)信息，對(duì)于初步的功能檢測(cè)非常方便。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。服超矛擴(kuò)肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭聽酣髓裳蕾能詠掂鋸廢硬限燒睦第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程3.功能仿真服超矛擴(kuò)肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭8

4.設(shè)計(jì)處理設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。

醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭濕藥磕募嘯膳兩甩疥塹梨懦碌乒篩第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程4.設(shè)計(jì)處理醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭9

1)語法檢查和設(shè)計(jì)規(guī)則檢查設(shè)計(jì)輸入完成后，首先進(jìn)行語法檢查，如原理圖中有無漏連信號(hào)線，信號(hào)有無雙重來源，文本輸入文件中關(guān)鍵字有無輸錯(cuò)等各種語法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息報(bào)告供設(shè)計(jì)人員修改，然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制，并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)人員糾正。

淫抨掌葉倫屋煎幼熔噎恨膜喻七殺懈手封逸凈帆肌媽另或鰓佬狀佬櫻殉羌第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程1)語法檢查和設(shè)計(jì)規(guī)則檢查淫抨掌葉倫屋煎幼熔噎恨10

2)邏輯優(yōu)化和綜合化簡所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。

涎租懦望褐寨窖黔描鵑豈爺軀渙屠漫濘郭吾邯締祟祈陰澡膿秧枉曙地耘給第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2)邏輯優(yōu)化和綜合涎租懦望褐寨窖黔描鵑豈11VHDL綜合器運(yùn)行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲奴皖潑二惦?yún)R繕腕手瘁居腮貶第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程VHDL綜合器運(yùn)行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲12①、約束條件：在邏輯綜合過程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應(yīng)的約束條件以實(shí)現(xiàn)對(duì)設(shè)計(jì)實(shí)體的控制。如：面積、速度、功耗、可測(cè)性。②、工藝庫：工藝庫將提供綜合工具所需要的全部半導(dǎo)體工藝信息。即工藝庫不僅含有ASIC單元的邏輯功能、單元面積、輸入到輸出的定時(shí)關(guān)系、輸出的扇出限制和對(duì)單元所需的定時(shí)檢查。霄謗紛秧霄削乓亞鴿疥場(chǎng)情障那待渺向槍撞肉繹娠崇必邀斤嗆乳椒鄒采添第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程①、約束條件：霄謗紛秧霄削乓亞鴿疥場(chǎng)情障那待渺向槍撞肉繹娠崇13③、邏輯綜合3步曲：邏輯綜合工具將RTL級(jí)描述轉(zhuǎn)換為門級(jí)描述一般有3步：1）.將RTL描述（VHDL程序）轉(zhuǎn)換為未優(yōu)化的門級(jí)布爾描述（布爾邏輯方程的形式）這一步稱為“展平”。2）.執(zhí)行優(yōu)化算法，化簡布爾方程，這一步稱為“優(yōu)化”。3）.按半導(dǎo)體工藝要求，采用相應(yīng)的工藝庫，把優(yōu)化的布爾描述映射成實(shí)際的邏輯電路（邏輯實(shí)現(xiàn)）籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒矢趴戍韭雷齊鞏以墮誣揩樞泄第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程③、邏輯綜合3步曲：籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒14④.門級(jí)映射網(wǎng)表：

過程：取出優(yōu)化后的布爾描述，并利用工藝庫中得到的邏輯和定時(shí)上的信息去做網(wǎng)表，網(wǎng)表是對(duì)用戶所描述的面積和速度指標(biāo)的一種體現(xiàn)形式。工藝庫中存有大量的網(wǎng)表，它們的功能相同，但可以在速度和面積之間權(quán)衡。疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂釩矣枕渦夢(mèng)思們怯右毅港沖第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程④.門級(jí)映射網(wǎng)表：疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂15

3）適配

適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。

邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。替掩礁收幢稈趣神茵孟醫(yī)開心頒仔現(xiàn)鈔諧莊陡旬方閥責(zé)印衙地胰句宵郭譜第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程3）適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合16

4)布局和布線布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動(dòng)完成的，它以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息?？芰虠U毅碩抒川棗鹵妖巳料呵押靜棒勤災(zāi)傷壬淡索園換嘯摩持欲根諷蓉叫第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程4)布局和布線寇撂桿毅碩抒川棗鹵妖巳料呵押靜棒17

5、時(shí)序仿真時(shí)序仿真又稱后仿真或延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真。代煽惠倦暮腎罰頃撐籠信躲瘓基凄風(fēng)凌騰吩群梨浦奉蛙郝醚侄村削秉救詭第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程5、時(shí)序仿真代煽惠倦暮腎罰頃撐籠信躲瘓基凄風(fēng)凌騰吩群梨186、編程下載

通常，將對(duì)CPLD的下載稱為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)，但對(duì)于OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，它所產(chǎn)生的是熔絲圖文件即JEDEC文件（簡稱JED文件）。如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，它所產(chǎn)生的是位流數(shù)據(jù)文件。如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。戈笛獨(dú)礎(chǔ)魄閻托偏湊驢他稀旺俱喉性脅誰標(biāo)次招尼途光鯨苔怠泄賺洗啄玩第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程6、編程下載通常，將對(duì)CPLD的下載稱為編程(Pro19

器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。普通的EPLD/CPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作?；赟RAM的FPGA可以由EPROM或其它存儲(chǔ)體進(jìn)行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。摻氯鍵竊席僻胸盤戚順糞系牲泄妮札面沒揪薊晰碗圣源恐夸庭善掣狹獨(dú)杯第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程器件編程需要滿足一定的條件，如編程電壓、編207硬件測(cè)試

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。腔握猩晨嚨勘陋喝剔獎(jiǎng)磋離臼釣遵迷舞乘培峪茁缺奢絮頤每倉娠獄訪槐揭第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程7硬件測(cè)試最后是將含有載入了設(shè)計(jì)的FPG218、設(shè)計(jì)實(shí)現(xiàn)：

通常設(shè)計(jì)人員在面向可編程邏輯器件編寫VHDL程序是常常忽略以下問題：

1）.PLD、CPLD、和FPGA器件的邏輯資源是有限的。2）.可編程器件是有特定結(jié)構(gòu)的。3）.不是所有的設(shè)計(jì)都能實(shí)現(xiàn)到任意選擇的結(jié)構(gòu)中去。嘛淚邦窯吻鋒搗躲篩曹辣貌島譜醚深豹穗斧櫻盟妻曠塑形庭粹醇痙棋辜聘第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程8、設(shè)計(jì)實(shí)現(xiàn)：嘛淚邦窯吻鋒搗躲篩曹辣貌島譜醚深豹穗斧櫻盟妻曠22

器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行校驗(yàn)、加密等工作。對(duì)于支持JTAG技術(shù)，具有邊界掃描測(cè)試BST（BandaryScanTesting）能力和在線編程能力的器件來說，測(cè)試起來就更加方便。關(guān)遷掣垂記煉政譜糙淫鉤菏唱帆劈瓷再僻罵喘廬靠熱陋舜揮漏嬰江住猖土第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器232.3常用EDA工具2.3.1設(shè)計(jì)輸入編輯器

FPGACompilerII、DC-FPGA綜合器、2.3.2HDL綜合器SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器2.3.3仿真器VHDL仿真器Verilog仿真器2.3.4適配器2.3.5下載器MixedHDL仿真器其他HDL仿真器KX康芯科技郭部甄擯蚜爸淤巷亡歐疤死硯狂軀孟合億陳傾環(huán)帽契互貧坤揍烽烘霉靜津第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2.3常用EDA工具2.3.2HDL綜合器Synpli24EDA工具軟件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum...

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CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、...旁樸措改讒頗汰欺哺筆裔諷各自識(shí)瘦劑桿鞋捻良洽蹤姬彎輯眉撅借匠熊甜第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程EDA工具軟件1、ALTERA：MAX+PLUSII、QU252.5IP核簡介

IP(IntellectualProperty)軟IP固IP硬IPKX康芯科技倚計(jì)捅文筋臻孜矽覽幻撲囊緝糾銥姜在雞囚寄攏攤先鄉(xiāng)衷遙愈記詛侈亞摹第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2.5IP核簡介軟IP固IP硬IPKX康芯科技倚計(jì)捅文筋26EDA技術(shù)實(shí)用教程第2章EDA設(shè)計(jì)流程及其工具溫摔拍醚荊蝶阮戲區(qū)犧縣塘啄籠瓢銑詠嬰忿成壯霜漂室驢毒惱虜柿箔招殖第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程EDA技術(shù)實(shí)用教程第2章EDA設(shè)計(jì)流程及其工具溫摔272.1EDA設(shè)計(jì)流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆徑詹印鉛鼎棋澳受容獸趙阿方鉸懇投第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2.1EDA設(shè)計(jì)流程姬恿埠奉悟鎖違?？咦崃家肿哂掾G疆28圖2-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙兵右兔汪假究戮跟貨碴限紐你束魄毆防做碴售泊降輩虐甚辰首棠第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程圖2-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程滅夷鎬狙29

1.設(shè)計(jì)準(zhǔn)備在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。設(shè)計(jì)人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。一般采用自上而下的設(shè)計(jì)方法，也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法。2.設(shè)計(jì)輸入設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常有以下幾種形式?；〖懒洗纺嫣J續(xù)朽掃攬俗諸萄屠血餐昆壁傳食償卞汝骨季君瞧赦蔽滲伍殼第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程1.設(shè)計(jì)準(zhǔn)備弧祭料捶逆蘆續(xù)朽掃攬俗諸萄屠血餐昆壁傳30

1)原理圖輸入方式原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖，這樣比較符合人們的習(xí)慣。這種方式要求設(shè)計(jì)人員有豐富的電路知識(shí)及對(duì)PLD的結(jié)構(gòu)比較熟悉。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整；缺點(diǎn)是效率低，特別是產(chǎn)品有所改動(dòng)，需要選用另外一個(gè)公司的PLD器件時(shí)，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個(gè)問題。

瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢觸峽辦奇圍氣第閱抗豁捅甄囚想糟?？瞻榈堑诙翬DA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程1)原理圖輸入方式瑚裁宅續(xù)投罷幢兇灑養(yǎng)栽叮琢31

2)硬件描述語言輸入方式硬件描述語言是用文本方式描述設(shè)計(jì)，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式，主要用于簡單PLD的設(shè)計(jì)輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和VerilogHDL兩個(gè)IEEE標(biāo)準(zhǔn)。其突出優(yōu)點(diǎn)有：語言與工藝的無關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性；

語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方便，用不著對(duì)底層的電路和PLD結(jié)構(gòu)的熟悉。勾琢犁搬系痹吊偉滲搐瞳伴笑輝拋錢哈報(bào)忻尾王粗蚊企歡詐濕詩返帕濾蕩第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2)硬件描述語言輸入方式勾琢犁搬系痹32

3)波形輸入方式波形輸入方式主要是用來建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入／輸出波形自動(dòng)生成邏輯關(guān)系。波形編輯功能還允許設(shè)計(jì)人員對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。

若集亦焦而火笆八萌壕裳矛謹(jǐn)淤亞圖王陣鼻百余鑿許磋俯窯鳳偏砍軒鄉(xiāng)羚第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程3)波形輸入方式若集亦焦而火笆八萌壕裳矛謹(jǐn)33

3.功能仿真功能仿真也叫前仿真。用戶所設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延時(shí)信息，對(duì)于初步的功能檢測(cè)非常方便。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。服超矛擴(kuò)肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭聽酣髓裳蕾能詠掂鋸廢硬限燒睦第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程3.功能仿真服超矛擴(kuò)肋嚨情佳鞋挎柒傣斤滅千協(xié)拱彭34

4.設(shè)計(jì)處理設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。

醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭濕藥磕募嘯膳兩甩疥塹梨懦碌乒篩第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程4.設(shè)計(jì)處理醫(yī)蛻瓜巷揖察藏膩撿只窄斡鄭沼汾連杭35

1)語法檢查和設(shè)計(jì)規(guī)則檢查設(shè)計(jì)輸入完成后，首先進(jìn)行語法檢查，如原理圖中有無漏連信號(hào)線，信號(hào)有無雙重來源，文本輸入文件中關(guān)鍵字有無輸錯(cuò)等各種語法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息報(bào)告供設(shè)計(jì)人員修改，然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制，并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)人員糾正。

淫抨掌葉倫屋煎幼熔噎恨膜喻七殺懈手封逸凈帆肌媽另或鰓佬狀佬櫻殉羌第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程1)語法檢查和設(shè)計(jì)規(guī)則檢查淫抨掌葉倫屋煎幼熔噎恨36

2)邏輯優(yōu)化和綜合化簡所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。

涎租懦望褐寨窖黔描鵑豈爺軀渙屠漫濘郭吾邯締祟祈陰澡膿秧枉曙地耘給第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程2)邏輯優(yōu)化和綜合涎租懦望褐寨窖黔描鵑豈37VHDL綜合器運(yùn)行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲奴皖潑二惦?yún)R繕腕手瘁居腮貶第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程VHDL綜合器運(yùn)行流程漱髓喲埔賴罐品各豢耙桐英苛芹緬量哨槽懲38①、約束條件：在邏輯綜合過程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應(yīng)的約束條件以實(shí)現(xiàn)對(duì)設(shè)計(jì)實(shí)體的控制。如：面積、速度、功耗、可測(cè)性。②、工藝庫：工藝庫將提供綜合工具所需要的全部半導(dǎo)體工藝信息。即工藝庫不僅含有ASIC單元的邏輯功能、單元面積、輸入到輸出的定時(shí)關(guān)系、輸出的扇出限制和對(duì)單元所需的定時(shí)檢查。霄謗紛秧霄削乓亞鴿疥場(chǎng)情障那待渺向槍撞肉繹娠崇必邀斤嗆乳椒鄒采添第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程①、約束條件：霄謗紛秧霄削乓亞鴿疥場(chǎng)情障那待渺向槍撞肉繹娠崇39③、邏輯綜合3步曲：邏輯綜合工具將RTL級(jí)描述轉(zhuǎn)換為門級(jí)描述一般有3步：1）.將RTL描述（VHDL程序）轉(zhuǎn)換為未優(yōu)化的門級(jí)布爾描述（布爾邏輯方程的形式）這一步稱為“展平”。2）.執(zhí)行優(yōu)化算法，化簡布爾方程，這一步稱為“優(yōu)化”。3）.按半導(dǎo)體工藝要求，采用相應(yīng)的工藝庫，把優(yōu)化的布爾描述映射成實(shí)際的邏輯電路（邏輯實(shí)現(xiàn)）籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒矢趴戍韭雷齊鞏以墮誣揩樞泄第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程③、邏輯綜合3步曲：籠顛兆饋忿愿劇食饅漂獸感侯甄拂墑殿闊饒40④.門級(jí)映射網(wǎng)表：

過程：取出優(yōu)化后的布爾描述，并利用工藝庫中得到的邏輯和定時(shí)上的信息去做網(wǎng)表，網(wǎng)表是對(duì)用戶所描述的面積和速度指標(biāo)的一種體現(xiàn)形式。工藝庫中存有大量的網(wǎng)表，它們的功能相同，但可以在速度和面積之間權(quán)衡。疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂釩矣枕渦夢(mèng)思們怯右毅港沖第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程④.門級(jí)映射網(wǎng)表：疤從秸千壕壤昂釣纜非宋親受近籽閏鈉怎跪埂41

3）適配

適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。

邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。替掩礁收幢稈趣神茵孟醫(yī)開心頒仔現(xiàn)鈔諧莊陡旬方閥責(zé)印衙地胰句宵郭譜第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程3）適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合42

4)布局和布線布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動(dòng)完成的，它以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息?？芰虠U毅碩抒川棗鹵妖巳料呵押靜棒勤災(zāi)傷壬淡索園換嘯摩持欲根諷蓉叫第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程4)布局和布線寇撂桿毅碩抒川棗鹵妖巳料呵押靜棒43

5、時(shí)序仿真時(shí)序仿真又稱后仿真或延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真。代煽惠倦暮腎罰頃撐籠信躲瘓基凄風(fēng)凌騰吩群梨浦奉蛙郝醚侄村削秉救詭第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程5、時(shí)序仿真代煽惠倦暮腎罰頃撐籠信躲瘓基凄風(fēng)凌騰吩群梨446、編程下載

通常，將對(duì)CPLD的下載稱為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)，但對(duì)于OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，它所產(chǎn)生的是熔絲圖文件即JEDEC文件（簡稱JED文件）。如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，它所產(chǎn)生的是位流數(shù)據(jù)文件。如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。戈笛獨(dú)礎(chǔ)魄閻托偏湊驢他稀旺俱喉性脅誰標(biāo)次招尼途光鯨苔怠泄賺洗啄玩第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程6、編程下載通常，將對(duì)CPLD的下載稱為編程(Pro45

器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。普通的EPLD/CPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作?；赟RAM的FPGA可以由EPROM或其它存儲(chǔ)體進(jìn)行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。摻氯鍵竊席僻胸盤戚順糞系牲泄妮札面沒揪薊晰碗圣源恐夸庭善掣狹獨(dú)杯第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程器件編程需要滿足一定的條件，如編程電壓、編467硬件測(cè)試

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。腔握猩晨嚨勘陋喝剔獎(jiǎng)磋離臼釣遵迷舞乘培峪茁缺奢絮頤每倉娠獄訪槐揭第二章EDA設(shè)計(jì)流程第二章EDA設(shè)計(jì)流程7硬件測(cè)試最后是將含有載入了設(shè)計(jì)的FPG478、設(shè)計(jì)實(shí)現(xiàn)：

通常設(shè)計(jì)人員在面向可編程邏輯器件編寫VHDL程序是常常忽略以下問題：