《數(shù)字系統(tǒng)設計》第七章 testbech

第六章測試平臺文件主講人：徐向民教授目錄VHDL仿真概述仿真測試平臺文件仿真響應文件I/O的讀寫VHDL仿真概述VHDL仿真器如modelsim需要以下輸入設計的描述（項目的VHDL程序）驅(qū)動設計的激勵在VHDL本身是自激勵時則無需此輸入基本結(jié)構(gòu)VHDL仿真概述VHDL一般仿真過程首先，編寫項目元件和激勵文件其次，編譯項目并且綜合再次，功能仿真最后，時序仿真仿真測試平臺文件測試平臺文件定義：可以用來驗證所設計的硬件模型的正確性的VHDL模型。作用：為所測試的原件提供了激勵信號，仿真結(jié)果可以以波形的方式顯示或存儲測試結(jié)果到文件中。激勵信號可以直接集成在測試平臺文件中，也可以從外部文件中加載。仿真測試平臺文件編寫測試平臺文件的語言VHDL（VHSICHardwareDescriptionLanguage）VerilogHDLSystemVerilogSystemC……接下來將只講解使用VHDL語言編寫測試平臺文件的方法仿真測試平臺文件——測試平臺文件的結(jié)構(gòu)一個測試平臺文件的基本結(jié)構(gòu)如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

ENTITYTEST_BENCHIS--測試平臺文件的空實體（不需要定義端口）ENDTEST_BENCH;

ARCHITECTURETB_BEHAVIOROFTEST_BENCHISCOMPONENTENTITY_UNDER_TEST

–被測試元件的聲明

PORT(list_of_port_their_types_and_modes);ENDCOMPONENT;

Local_signal_declarations;

--局部信號的聲明BEGINInstatiation:ENTITY_UNDER_TESTportmap(port_associations);

--被測試元件的例化或映射PROCESS()--產(chǎn)生時鐘信號

……ENDPROCESS;PROCESS()--產(chǎn)生激勵源

……ENDPROCESS;ENDTB_BEHAVIOR;仿真測試平臺文件——測試平臺文件的結(jié)構(gòu)測試平臺文件包含的基本語句實體的定義語句不需要定義端口，只和被測試元件（DUT）通過內(nèi)部信號相連接所測試元件的例化語句產(chǎn)生時鐘信號語句產(chǎn)生激勵源語句仿真測試平臺文件——激勵信號的產(chǎn)生產(chǎn)生激勵信號的方式以一定的離散時間間隔產(chǎn)生激勵信號基于實體的狀態(tài)產(chǎn)生激勵信號

下面通過實例，講述激勵信號的產(chǎn)生時鐘信號一個周期性的激勵信號可以使用一個并行的信號賦值語句來建立；例如下面的語句即是建立周期為40ns的信號。A<=not

A

after

20

ns;--產(chǎn)生一個周期為40ns的信號A仿真測試平臺文件——激勵信號的產(chǎn)生其對應的時鐘波形如下圖時鐘信號是同步設計中最重要的信號之一。它既可以使用并行的信號賦值語句產(chǎn)生（如上面的語句），也可以使用時鐘產(chǎn)生的進程來實現(xiàn)定義。當使用并行的信號賦值語句時，產(chǎn)生的時鐘信號可以是對稱的或不對稱的，但是信號的初始值不能為‘u’仿真測試平臺文件——激勵信號的產(chǎn)生如果使用進程來定義信號，也可以產(chǎn)生各種時鐘信號，包括對稱和不對稱的。在大部分情況下，時鐘信號是一直運行的，并且是對稱的。當定義不對稱的時鐘信號，如果使用并行信號幅值語句，則需要使用條件信號賦值語句；如果使用進程，則比較簡單，使用順序邏輯就可以。下面語句使用條件信號賦值語句，定義了一個25%占空比的時鐘信號：W_CLK<='0'afterPERIOD/4

whenW_CLK='1'else

'1'after

3*PERIOD/4

whenW_CLK='0'else

'0';仿真測試平臺文件——激勵信號的產(chǎn)生上述兩個對稱和不對稱的時鐘信號，也可以使用進程來定義，如下：CLK_GEN1:

PROCESS

--產(chǎn)生對稱的時鐘信號，周期為40nsCONSTANTCLK_PERIOD:

TIME

:=

40NS;BEGIN CLK<='1';

WAIT

FORCLK_PERIOD/2; CLK<='0';

WAIT

FORCLK_PERIOD/2;END

PROCESS;CLK_GEN2:

PROCESS

--產(chǎn)生非對稱的時鐘信號，周期為40ns，占空比為25%CONSTANTCLK_PRTIOD:

TIME

:=

40NS;BEGIN CLK<='1';

WAIT

FORCLK_PERIOD/4; CLK<='0';

WAIT

FOR

3*CLK_PERIOD/4;END

PROCESS;仿真測試平臺文件——激勵信號的產(chǎn)生復位信號實現(xiàn)方式使用并行賦值語句在進程中設定例如下面復位信號設置：仿真開始時，復位信號為’0’；經(jīng)過20ns后，復位信號變?yōu)椤?’；再經(jīng)過20ns后，復位信號變?yōu)椤?’。RESET<='0','1'after

20ns,'0'after

40ns;仿真測試平臺文件——激勵信號的產(chǎn)生再例如另一個復位信號設置實例，代碼如下：RESET<='0','1'after

100ns,'0'after

180ns,'1'after

210ns;RESET信號初始為’0’，經(jīng)過100ns后，變?yōu)椤?’;再經(jīng)過80ns，該信號變?yōu)椤?’;再經(jīng)過30ns，該信號返回到’1’。其波形如下：仿真測試平臺文件——激勵信號的產(chǎn)生周期信性信號可以在進程中使用信號賦值語句實現(xiàn)信號的周期性信號設置。signalCLK1,LCK2:

STD_LOGIC

:='0';...TWO_PHASE:

PROCESSBEGIN CLK1<='1'after

5ns,'0'after

10ns,'1'after

20ns,'0'after

25ns; CLK2<='1'after

10ns,'0'after

20ns,'1'after

25ns,'0'after

30ns;

wait

for

35ns;END

PROCESS;上例定義了兩個周期性信號，為了實現(xiàn)信號的周期性變化，后面使用一個WAIT語句。其波形如下：仿真測試平臺文件——激勵信號的產(chǎn)生仿真測試平臺文件——激勵信號的產(chǎn)生使用延遲DELAYD可使用預定義屬性DELAYD關(guān)鍵詞來產(chǎn)生信號。如果已經(jīng)產(chǎn)生了一個時鐘信號，在這個時鐘信號的基礎上，可以使用DELAYD來使已經(jīng)產(chǎn)生的時鐘信號延遲一定的時間，從而獲得另一個時鐘信號。假如我們已經(jīng)使用如下的語句定義了一個時鐘信號W_CLK：W_CLK<='1'after

30nswhenW_CLK='0'else'0'after

20ns;仿真測試平臺文件——激勵信號的產(chǎn)生然后可以使用如下的延遲語句獲得一個新的時鐘信號DLY_W_CLK，它比W_CLK延遲了10ns：DLY_W_CLK<=

W_CLK'DELAYED(10

ns);以上兩個時鐘信號波形如下：仿真測試平臺文件——激勵信號的產(chǎn)生一般的激勵信號所定義的普通的激勵信號來用作模型的輸入信號；通常在進程中定義；一般使用WAIT語句來定義。例如下面的激勵信號定義：SIGNALC:

STD_LOGIC

:='0';

...... STIMULI:

PROCESS

BEGIN

wait

for

80ns;仿真測試平臺文件——激勵信號的產(chǎn)生

C<='1';

wait

for

50ns; C<='0';

wait

for

60ns; C<='1';

wait

for

120ns; C<='0'

......

wait;

END

PROCESS;其波形如下：仿真測試平臺文件——激勵信號的產(chǎn)生動態(tài)激勵信號動態(tài)激勵信號，就是被仿真的實體（DUT）的行為模型相關(guān)，即DUT的輸入激勵信號受模型的行為所影響。如下信號的定義，模型的輸入信號Sig_A和模型輸出信號Count相關(guān)。PROCESS(Count)BEGIN

CASE

CountIS

when

2

=>

Sig_A<='1'after

10ns;

when

others

=>

Sig_A<='0'after

10ns;

END

CASE;END

PROCESS;仿真測試平臺文件——激勵信號的產(chǎn)生使用測試矢量將一組固定的輸入輸出矢量值存儲在一個常量表或一個ascii文件中，然后將這些值應用到輸入信號從而產(chǎn)生激勵信號；矢量的值序列可以使用多維數(shù)組或使用多列記錄來描述。如下面的數(shù)據(jù)表存儲了輸入矢量：CONSTANTNO_OF_BITS:

INTEGER

:=

4;CONSTANTNO_OF_VECTORS:

INTEGER

:=

5;TYPETABLE_TYPEIS

ARRAY

(1

TONO_OF_VECTORS)

OF

STD_LOGIC_VECTOR(1

TONO_OF_BITS);CONSTANTINPUT_VECTORS:TABLE_TYPE:=

("1001",

"1000",

"0010",

"0000",

"0110");SIGNALINPUTS:

STD_LOGIC_VECTOR(1

TO

NO_OF_BITS);SIGNALA,B,C:

STD_LOGIC;SIGNALD:

STD_LOGIC_VECTOR(0

TO

1);仿真測試平臺文件——激勵信號的產(chǎn)生假設所測試的實體（DUT）具有4個輸入：A、B、C和D信號，如果以一般的時間間隔應用測試矢量，則可以使用一個GENERATE語句，例：G1:

forJin

1

toNO_OF_VECTORSgenerate

INPUTS<=

INPUT_VECTORS(J)

after(VECTOR_PERIOD*J);END

GENERATEG1;A<=INPUTS(1);B<=INPUTS(4);C<=INPUTS(1);D<=INPUTS(2

TO

3);仿真測試平臺文件——激勵信號的產(chǎn)生如果將信號應用于任意時間間隔，則需要使用并行的信號賦值語句產(chǎn)生多個信號的波形；使用這種方法可以將一個矢量賦值給多個信號，例如下面的代碼：INPUTS<=INPUT_VECTORS(1)

after

10ns;INPUT_VECTORS(2)

after

25ns;INPUT_VECTORS(3)

after

30ns;INPUT_VECTORS(4)

after

32ns;INPUT_VECTORS(5)

after

40ns;仿真測試平臺文件——測試平臺文件舉例下面的實例即為一個測試平臺文件以及他所測試的元件測試平臺文件時鐘周期為20ns，在一個時鐘波形產(chǎn)生進程中定義。激勵信號波形在另一個進程中產(chǎn)生。實體為一個空實體，沒有輸入輸出信號端口。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYS_MACHINE_TBISEND;

ARCHITECTUREBHVOFS_MACHINE_TBISCOMPONENTS_MACHINEPORT(CLK,RESET:INSTD_LOGIC;

STARE_INPUTS:INSTD_LOGIC_VECTOR

(0TO1);

COMB_OUTPUTS:OUTSTD_LOGIC_VECTOR

(0TO1)

);ENDCOMPONENT;

--INPUTSIGNALSIGNALCLK:

STD_LOGIC

:=

'0';

仿真測試平臺文件——測試平臺文件舉例SIGNALRESET:

STD_LOGIC

:='0';SIGNALSTARE_INPUTS:

STD_LOGIC_VECTOR

(0TO1)

:="00";--OUTPUTSIGNALSIGNALCOMB_OUTPUTS:

STD_LOGIC_VECTOR

(0TO1);

--TIMERPERIODDEFINECONSTANTCLK_PERIOD:

TIME

:=

20

NS;BEGIN

--componentinstantiation

DUT:S_MACHINEPORTMAP(CLK=>CLK,

RESET=>RESET,

STARE_INPUTS=>STARE_INPUTS,

COMB_OUTPUTS=>COMB_OUTPUTS);

--generateclocksignal

clk_gen:PROCESS

BEGIN仿真測試平臺文件——測試平臺文件舉例CLK<='1';WAITFORCLK_PERIOD/2;

CLK<='0';

WAITFORCLK_PERIOD/2;ENDPROCESS;

--drivesignal

TB:PROCESSBEGIN

WAITFOR20

NS;

RESET<='1';

WAITFOR20

NS;

RESET<=

'0';

WAITFOR210

NS;

STARE_INPUTS<="01";WAITFOR20

NS;

STARE_INPUTS<="10";

WAITFOR20

NS;

STARE_INPUTS<="11";WAITFOR20

NS;

STARE_INPUTS<="00";WAITFOR20

NS;

STARE_INPUTS<="11";WAITFOR20

NS;

STARE_INPUTS<="10";WAITFOR20

NS;

STARE_INPUTS<="01";WAITFOR20

NS;

STARE_INPUTS<="00";WAITFOR20

NS;WAIT;ENDPROCESS;END;仿真測試平臺文件——測試平臺文件舉例定義所測試元件的VHDL程序，該程序是一個簡單的Mealy型狀態(tài)機演示程序IBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYS_MACHINEISPORT(CLK,RESET:INSTD_LOGIC;

STARE_INPUTS:INSTD_LOGIC_VECTOR(0TO1);

COMB_OUTPUTS:OUTSTD_LOGIC_VECTOR(0TO1)

);END;

ARCHITECTUREARTOFS_MACHINEISTYPESTATESIS(ST0,ST1,ST2,ST3);--defineSTATESasenumSIGNALCURRENT_STATE,NEXT_STATE:STATES;

BEGIN仿真測試平臺文件——測試平臺文件舉例

REG:PROCESS(RESET,CLK)BEGINIFRESET='1'THEN

CURRENT_STATE<=ST0;ELSIF(CLK

='1'

AND

CLK'EVENT)THEN

CURRENT_STATE<=NEXT_STATE;ENDIF;ENDPROCESS;

COM:PROCESS(CURRENT_STATE,STARE_INPUTS)

--feedbacksignalBEGINCASECURRENT_STATEISWHENST0=>

COMB_OUTPUTS<="00";IFSTARE_INPUTS="00"THEN仿真測試平臺文件——測試平臺文件舉例

NEXT_STATE<=ST0;ELSE

NEXT_STATE<=ST1;ENDIF;WHENST1=>

COMB_OUTPUTS<="01";IFSTARE_INPUTS="00"THEN

NEXT_STATE<=ST1;ELSE

NEXT_STATE<=ST2;ENDIF;WHENST2=>

COMB_OUTPUTS<="10";IFSTARE_INPUTS="11"

THEN仿真測試平臺文件——測試平臺文件舉例

NEXT_STATE<=ST2;ELSENEXT_STATE<=ST3;ENDIF;WHENST3=>

COMB_OUTPUTS<="11";IFSTARE_INPUTS="11"THEN

NEXT_STATE<=ST3;ELSE

NEXT_STATE<=ST0;ENDIF;ENDCASE;ENDPROCESS;ENDART;仿真測試平臺文件——測試平臺文件舉例使用以上測試平臺文件對元件進行功能仿真，仿真結(jié)果如下圖：從圖中可以看出，其時序是和我們寫的testbench相對應的。仿真響應控制仿真無控制，則仿真會一直持續(xù)到時間等于設定的仿真時間；如果想在某個時間終止仿真，可使用斷言語句ASSERT來實現(xiàn)；另外，ASSERT語句可以實現(xiàn)對某些值或行為作出響應。仿真響應斷言語句（ASSERT）最適合于執(zhí)行仿真的自動響應；可以檢查一個條件并報告信息；根據(jù)所選擇的嚴重級別和仿真工具的設置，在ASSERT語句報告了信息后，仿真可以繼續(xù)執(zhí)行（警告級別WARNING）或者停止（錯誤ERROR或致命錯誤FAILURE），默認的嚴重級別為ERROR。仿真響應實例使用斷言語句判斷仿真的時間，如果當前時間為1000ns，則仿真完成，使用ERROR嚴重級別終止仿真過程。PROCESS

BEGIN

ASSERT(NOW

<=

1000ns)

REPORT

"Simulationcompletedsuccessfully"

SEVERITYERROR;END

PROCESS仿真響應斷言語句判斷條件時，如果條件的判斷結(jié)果為FALSE，則執(zhí)行后面的報告及嚴重級語句，否則仿真會忽略后面的報告和嚴重級語句并繼續(xù)執(zhí)行?？梢允褂肁SSERT語句設定一個判斷條件，以便對仿真的某個結(jié)果或值做出響應，例如：PROCESS(q)BEGIN

ASSERT(q/=

"1001")

REPORT

"Theshiftergetstheresutl!!"

SEVERITYERROR;END

PROCESS;仿真響應下面以一個實例來講述使用斷言語句來響應一個仿真過程下面的程序為4位計數(shù)器的行為模型，計數(shù)器的位數(shù)為4位。方向由信號DIR決定，如果DIR為高電平，則正向計數(shù)，如果DIR為低電平，則反向計數(shù)。計數(shù)結(jié)果保存在CT_RESULT信號中。LIBRARY

IEEE;USE

IEEE.STD_LOGIC_1164.ALL;USE

IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTERIS

PORT(CLK,CLR,DIR:

IN

STD_LOGIC;

CT_RESULT:

OUT

STD_LOGIC_VECTOR(3

DOWNTO

0));ENDCOUNTER;仿真響應ARCHITECTUREBEHAVIORALOFCOUNTERIS

SIGNAL

TMP:

STD_LOGIC_VECTOR(3

DOWNTO

0);BEGIN

PROCESS(CLK,CLR)

BEGIN

IF(CLR='1')

THEN

TMP<=

"0000";

ELSIF(CLK'EVENT

ANDCLK='1')

THEN

IF(DIR='1')

THEN

TMP<=TMP+

1;

ELSE

TMP<=TMP-

1;

END

IF;

END

IF;

END

PROCESS;

CT_RESULT<=TMP;ENDBEHAVIORAL;仿真響應下面的程序為測試平臺，在程序中，一個斷言語句用于判斷計數(shù)結(jié)果是否等于”1001”。條件判斷使用了“不等于（/=）邏輯”，如果判斷條件為FALSE，即等于“1001”，則報告信息，并終止仿真。IBRARY

IEEE;USE

IEEE.STD_LOGIC_1164.ALL;USE

IEEE.STD_LOGIC_UNSIGNED.ALL;USE

IEEE.NUMERIC_STD.ALL;ENTITYCOUNTER_TB_VHDISENDCOUNTER_TB_VHD;仿真響應ENTITYCOUNTER_TB_VHDISENDCOUNTER_TB_VHD;ARCHITECTUREBEHAVIOROFCOUNTER_TB_VHDIS

COMPONENT

COUNTER

PORT(CLK:

IN

STD_LOGIC;

CLR:

IN

STD_LOGIC;

DIR:

IN

STD_LOGIC;

CT_RESULT:

OUT

STD_LOGIC_VECTOR(3

DOWNTO

0)

);

END

COMPONENT;

--INPUTSIGNAL

SIGNAL

CLK:

STD_LOGIC

:='0';

SIGNAL

CLR:

STD_LOGIC

:='0';

SIGNAL

DIR:

STD_LOGIC

:='0';仿真響應--OUTPUTSIGNAL

SIGNAL

CT_RESULT:

STD_LOGIC_VECTOR(3

DOWNTO

0);

--CONSTANT

CONSTANT

CLK_PERIOD:

TIME

:=

40NS;BEGIN

DUT:COUNTERPORT

MAP(

CLK=>CLK,

CLR=>CLR,

DIR=>DIR,

CT_RESULT=>CT_RESULT);

CLK_GEN1:

PROCESS

--

BEGIN

仿真響應CLK<='1';

WAIT

FORCLK_PERIOD/2;

CLK<='0';

WAIT

FORCLK_PERIOD/2;

END

PROCESS;

TB:

PROCESS

BEGIN

--WAIT100NSFORGLOBALRESETTOFINISH

CLR<='1';

DIR<='1';

WAIT

FOR

20NS;

CLR<='0';仿真響應 WAIT

FOR

280NS;

DIR<='0';

WAIT

FOR

320NS;

WAIT;

--WILLWAITFOREVER

END

PROCESS;

PROCESS(CT_RESULT)

BEGIN

ASSERT(CT_RESULT/=

"1001")

REPORT

"Thecountergetstonine!!"

SEVERITY

ERROR;

END

PROCESS;END

;仿真響應以上測試文件在Modelsim中的仿真波形如下：當計數(shù)到”1001”，在Modelsim的信息欄輸出所要報告的信息，如下：文件I/O的讀寫從文件加載數(shù)據(jù)或?qū)?shù)據(jù)存儲到文件中例如用戶定義的測試矢量可以保存在文件中，然后在仿真時從文件中讀取這些測試矢量。另外，仿真的結(jié)果可以保存在文件中。VHDL’93的文件I/O讀寫主要是用于仿真，綜合工具并不支持文件I/O的讀寫。如果想在仿真時進行文件操作，必須包括標準庫STD中的TEXTIO定義的程序庫，該程序庫中包含了文件啊你輸入輸出所需要的基本子程序（函數(shù)和過程）。文件I/O的讀寫定義文件文件的兩個類型Integer：文件中的數(shù)據(jù)是以二進制存取的，不能被人識別，只有integer型的數(shù)據(jù)能夠存入這列文件。String：文件是以ascii碼形式讀取的，可以被人識別；integer、bit_vector(xdowntoy)、string(xdownto1)、std_logic_vector(xdowntoo)、bit等都可以被存入此類文件。定義語法FILEFILEIN:

TEXT;TYPEINTEGERFILEIS

FILE

OF

INTEGER;

FILEFILEIN:INTEGERFILE;文件I/O的讀寫打開文件定義文件句柄后就可以在程序中打開指定文件，同時指定打開模式。FILE_OPEN(fstatus,

filefile_handle:file_type,filename:

string,openmode);fstatus:指示當前文件狀態(tài)，使用前要定義VARIABLEFSTATUS:

FILE_OPEN_STATUS;文件狀態(tài)一般包含：OPEN_OK、STATUS_ERROR、NAME_ERROR、MODE_ERROR;file_handle：是上一步定義的文件句柄filein;filename:是以雙引號括起的文件名，如”datain.txt”;openmode:指打開該文件的模式，文件打開模式有以下三種：read_mode、write_mode、append_mode。文件I/O的讀寫讀寫文件打開文件后就可以對文件進行讀寫操作，其語句格式如下：READ(file_handle,

value

:

type);WRITE(file_handle,

value

:

type);使用以上語句只能寫入指定類型的數(shù)據(jù)，如integer類型的只能寫入integer型數(shù)據(jù)。如果寫入其他類型需要遵循以下步驟：定義line型變量：variablebuf:

line;將需要寫入的數(shù)據(jù)寫入line變量：write(buf,

value);從line變量把數(shù)據(jù)寫入文件：writeline(file_handle,buf);文件I/O的讀寫關(guān)閉文件在文件讀寫完畢后，需使用file_close(file_handle);關(guān)閉文件。ENDFILE(file_handle);判斷在文件操作中是否讀取到文件的末尾。文件I/O的讀寫VHDL’93標準包括如下重要的文件I/O操作子程序FILE_OPEN(…)READLIEN(…)READ(…)WRITELINE(…)WRITE(…)ENDFILE(…)FILE_CLOSE(…)文件I/O的讀寫下面舉一個例子，使用了上面介紹的各種語法LIBRARY

IEEE;USE

STD.TEXTIO.ALL;USE

IEEE.STD_LOGIC_TEXTIO.ALL;USE

IEEE.STD_LOGIC_1164.ALL;USE

IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTINISEND

ENTITYTESTIN;ARCHITECTURERTLOFTESTINISBEGIN

PROCESS

IS

FILE

FILE_OUT1,FILE_IN:

TEXT;

--定義text類型的文件句柄

VARIABLE

FSTATUS1,FSTATUS2:

FILE_OPEN_STATUS;

--定義文件狀態(tài)指示變量文件I/O的讀寫 VARIABLE

COUNT:

INTEGER

:=

5;

--integer型

VARIABLE

STRINGDATA:

STRING(5

DOWNTO

1)

:=

“SCUTE”;

--string型

VARIABLE

VECTORDATA:

BIT_VECTOR(5

DOWNTO

0)

:=

“001000”;

--bit_vector型

VARIABLE

VALUE

:

STD_LOGIC_VECTOR(3

DOWNTO

0)