可編程邏輯器件簡(jiǎn)介

第1章可編程邏輯器件簡(jiǎn)介（2)1.3基于乘積項(xiàng)的CPLD結(jié)構(gòu)MAX7000可分為五塊結(jié)構(gòu)：邏輯陣列塊，宏單元（Marocell)，擴(kuò)展乘積項(xiàng)，可編程連線陣列（PIA)和I/O控制塊(1)邏輯陣列塊(LAB)圖3-27-MAX7128S的結(jié)構(gòu)(2)

宏單元的具體結(jié)構(gòu)MAX7000系列PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來(lái)自I/O引腳全局時(shí)鐘QDEN來(lái)自PIA的36個(gè)信號(hào)快速輸入選擇2(3)擴(kuò)展乘積項(xiàng)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)饋送方式(4)可編程連線陣列不同的LAB通過(guò)在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。PIA信號(hào)布線到LAB的方式(5)I/O控制塊EPM7128S器件的I/O控制塊

左側(cè)是乘積項(xiàng)陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專(zhuān)用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PIA或輸出到I/O腳。乘積項(xiàng)結(jié)構(gòu)CPLD的邏輯實(shí)現(xiàn)原理

f=(A+B)*C*(D’)=A*C*D’+B*C*D’

CPLD將以下面的方式來(lái)實(shí)現(xiàn)

D觸發(fā)器的實(shí)現(xiàn)比較簡(jiǎn)單，直接利用宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專(zhuān)用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端。可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。一、ispLSI1016的結(jié)構(gòu)和特點(diǎn)ispLSI1016是ispLSI1000系列中容量最小的器件，具備5V的在系統(tǒng)編程能力。1.ispLSI1016的主要特點(diǎn)：集成密度為2000等效門(mén)；是電擦寫(xiě)CMOS（EECMOS）器件；有44個(gè)引腳，其中32個(gè)是I/O引腳，4個(gè)是專(zhuān)用輸入引腳；最大工作頻率fmax=125MHz。2.ispLSI1016的結(jié)構(gòu)框圖——引腳圖3.ispLSI1016的結(jié)構(gòu)框圖——功能框圖返回1)集總布線區(qū)GRP（GlobalRoutingPool）該區(qū)位于芯片的中央，其任務(wù)是將所有片內(nèi)邏輯聯(lián)系在一起。2)萬(wàn)能邏輯塊GLB（GenericLogicBlock）GLB位于GRP的兩邊，每邊8塊，共16塊。每個(gè)GLB由與陣列、乘積項(xiàng)共享陣列、四輸出邏輯宏單元和控制邏輯組成。GLB結(jié)構(gòu)如下圖：查看ispLSI1016功能框圖GLB結(jié)構(gòu)：GLB的與陣列有18個(gè)輸入端，其中16個(gè)來(lái)自集總布線區(qū)GRP，2個(gè)由I/O單元直通輸入。每個(gè)GLB有20個(gè)與門(mén)，形成20個(gè)乘積項(xiàng)，再通過(guò)4個(gè)或門(mén)輸出。4輸出宏單元有4個(gè)觸發(fā)器，可被組態(tài)為組合輸出或寄存器輸出（通過(guò)編程組態(tài)）。3)輸入輸出單元IOC（InputOutputCell）查看ispLSI1016功能框圖輸入輸出單元IOC是功能框圖最外層的小方塊，共32個(gè)（IN0~IN31）。該單元有輸入、輸出和雙向I/O三類(lèi)組態(tài)?？赏ㄟ^(guò)對(duì)控制輸入輸出三態(tài)緩沖器的使能端編程來(lái)選擇。4)輸出布線區(qū)ORP（OutputRoutingPool）輸出布線區(qū)ORP是介于GLB和IOC之間的可編程互連陣列；ORP的輸入是8個(gè)GLB的32個(gè)輸出端；ORP的輸出有16個(gè)，分別與該側(cè)的16個(gè)IOC相連；通過(guò)對(duì)ORP編程，可以將任一個(gè)GLB輸出靈活地送到16個(gè)I/O端的任何一個(gè)；在ORP的旁邊還有16條通向GRP的總線，I/O單元可以使用，GLB的輸出也可以通過(guò)ORP使用它，從而方便地實(shí)現(xiàn)了I/O端復(fù)用的功能和GLB之間的互連。查看ispLSI1016功能框圖5)時(shí)鐘分配網(wǎng)絡(luò)CDN（ClockDistributionNetwork）查看ispLSI1016功能框圖CDN的輸入信號(hào)由三個(gè)專(zhuān)用輸入端Y0、Y1、Y2提供；CDN的輸出有五個(gè)，其中CLK0、CLK1、CLK2提供給GLB，IOCLK0和IOCLK1提供給I/O單元；時(shí)鐘專(zhuān)用GLB（B0）的四個(gè)輸出送至CDN，以建立用戶定義的內(nèi)部時(shí)鐘電路。例如：將外加主時(shí)鐘由Y0送入作為全局時(shí)鐘CLK0，此全局時(shí)鐘通過(guò)時(shí)鐘專(zhuān)用GLB（B0）分頻后送至CLK1、CLK2、IOCLK0、IOCLK1，則其它GLB或I/O單元可以工作在較低的頻率上。6)大塊結(jié)構(gòu)（Megablock）ispLSI1016采用了一種分塊結(jié)構(gòu)，每8個(gè)GLB連同對(duì)應(yīng)的ORP、IOC等構(gòu)成一個(gè)大塊。此外，每個(gè)大塊中還包括2個(gè)專(zhuān)用輸入端，僅供本大塊內(nèi)的GLB使用，靠軟件自動(dòng)分配。ispLSI1016共有兩個(gè)大塊。查看ispLSI1016功能框圖1.4基于查找表結(jié)構(gòu)（LUT)的FPGA結(jié)構(gòu)

查找表（Look-Up-Table)的原理與結(jié)構(gòu)

查找表（Look-Up-Table)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)SRAM(靜態(tài)隨機(jī)讀寫(xiě)存儲(chǔ)器）。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的SRAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入SRAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。

靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)

基本結(jié)構(gòu)。SRAM主要由存儲(chǔ)矩陣、地址譯碼器和讀/寫(xiě)控制電路三部分組成，其框圖如圖所示。圖SRAM的基本結(jié)構(gòu)SRAM的靜態(tài)存儲(chǔ)單元。

圖SRAM存儲(chǔ)單元(a)六管NMOS存儲(chǔ)單元；(b)六管CMOS存儲(chǔ)單元查找表FPGA查找表單元內(nèi)部結(jié)構(gòu)FPGA查找表單元：4輸入與門(mén)的例子FLEX10K系列器件圖FLEX10K內(nèi)部結(jié)構(gòu)...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC邏輯單元...IOCIOC...IOCIOCIOCIOC...快速通道互連邏輯陣列塊(LAB)IOCIOC...連續(xù)布線和分段布線的比較連續(xù)布線=每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能連續(xù)布線(Altera基于查找表（LUT）的FPGA)LABLE...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA結(jié)構(gòu)圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列塊(1)邏輯單元LE圖3-35LE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4(1)邏輯單元LE圖3-36進(jìn)位鏈連通LAB中的所有LE快速加法器,比較器和計(jì)數(shù)器DFF進(jìn)位輸入(來(lái)自上一個(gè)邏輯單元)S1LE1查找表LUT進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出(到LAB中的下一個(gè)邏輯單元)進(jìn)位鏈查找表LUT(1)邏輯單元LE兩種不同的級(jí)聯(lián)方式“與”級(jí)聯(lián)鏈“或”級(jí)聯(lián)鏈LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址譯碼速度可達(dá)2.4+0.6x3=4.2ns(2)邏輯陣列LAB是由一系列的相鄰LE構(gòu)成的圖FLEX10KLAB的結(jié)構(gòu)圖(3)快速通道(FastTrack)(4)I/O單元與專(zhuān)用輸入端口圖IO單元結(jié)構(gòu)圖EAB的大小靈活可變通過(guò)組合EAB可以構(gòu)成更大的模塊不需要額外的邏輯單元，不引入延遲，EAB可配置為深度達(dá)2048的存儲(chǔ)器EAB的字長(zhǎng)是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5)嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式RAM單元構(gòu)成。圖用EAB構(gòu)成不同結(jié)構(gòu)的RAM和ROM

輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫(xiě)脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫(xiě)使能輸入時(shí)鐘1.4選擇CPLD還是FPGA？

CPLD分解組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至20－30多個(gè)組合邏輯輸入。而FPGA的一個(gè)LUT只能處理4輸入的組合邏輯，因此，CPLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。但FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn)，CPLD一般只能做到512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于CPLD。所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用FPGA就是一個(gè)很好選擇。CPLD與FPGA比較主要特性CPLDFPGA結(jié)構(gòu)類(lèi)似PAL類(lèi)似門(mén)陣列速度快，可預(yù)測(cè)取決于應(yīng)用密度低到中等中等到高互連縱橫條路徑選擇功耗高/門(mén)低/門(mén)選擇器件密度和I/O：（邏輯密度和I/O）。性能：確定滿足您的系統(tǒng)時(shí)序要求所需要的器件速度級(jí)別。電壓和功耗：不同的系列具有不同的電壓（電源和I/O）和功耗要求（靜態(tài)和動(dòng)態(tài)）。封裝：多種封裝形式從較便宜的QFP（四角扁平封裝）到極小的封裝，以及大I/O數(shù)量的BGA（球柵陣列）封裝。XILINXVirtexFPGA

1998年推出后，Virtex?FPGA是第一個(gè)提供百萬(wàn)系統(tǒng)門(mén)的FPGA產(chǎn)品系列,它從根本上重新定義了可編程邏輯器件。通過(guò)對(duì)各種應(yīng)用領(lǐng)域提供多平臺(tái)的器件，最新的Virtex-4FPGA為可編程邏輯業(yè)界制定了新的標(biāo)準(zhǔn)。SpartanFPGA

Spartan?FPGA在成本優(yōu)化的消費(fèi)類(lèi)應(yīng)用領(lǐng)域非常理想，其目標(biāo)就是在此類(lèi)應(yīng)用中替代門(mén)陣列和ASSP產(chǎn)品。2003年推出的Spartan-3FPGA提供了對(duì)多達(dá)23種I/O標(biāo)準(zhǔn)（包括LVDS）的支持，以及范圍廣泛的IP（包括DSP和處理器內(nèi)核）、片上塊RAM存儲(chǔ)器和可同時(shí)用于片上和板級(jí)時(shí)鐘管理的數(shù)字DLL。Spartan-3是全球成本最低的FPGA，可以為您提供高達(dá)500萬(wàn)系統(tǒng)門(mén)的器件密度，以及FPGA產(chǎn)品中最低的每邏輯門(mén)成本和每I/O成本。CoolRunner系列CPLD

CoolRunner?CPLD首次在單個(gè)器件中結(jié)合了超低功耗和高速度、高密度以及多個(gè)I/O。于2002年推出的CoolRunner-IICPLD集高性能、低功耗和低成本于一身，采用了100%全數(shù)字核心、性能高達(dá)333MHz，靜態(tài)電流小于100μA。XC9500系列CPLD

高性能低成本的XC9500?CPLD系列主要針對(duì)那些需要快速設(shè)計(jì)開(kāi)發(fā)、較長(zhǎng)系統(tǒng)壽命和現(xiàn)場(chǎng)升級(jí)能力的系統(tǒng)。用FASTFLASH技術(shù)。Altera器件

高容量的FPGALatticeECP-DSP(EConomyPlus-DSP)FPGA器件綜合了經(jīng)過(guò)優(yōu)化的LatticeEC結(jié)構(gòu)和一個(gè)專(zhuān)用于實(shí)現(xiàn)常見(jiàn)的DSP功能的高性能嵌入式sysDSP塊。LatticeEC(EConomy)FPGA器件為高容量、對(duì)成本控制要求嚴(yán)格的應(yīng)用提供一系列功能，有很高的性價(jià)比。非易失、可無(wú)限重構(gòu)的FPGAispXPGA系列器件能夠?qū)崿F(xiàn)既具有非易失性，又可無(wú)限重構(gòu)的高性能邏輯設(shè)計(jì)。其它的FPGA解決方案都只能在可編程性、可重構(gòu)性和非易失性之間尋求妥協(xié)，而ispXPGA卻以一個(gè)主流型的器件結(jié)構(gòu)提供了以上所有性能。該結(jié)構(gòu)具備了當(dāng)今的系統(tǒng)級(jí)設(shè)計(jì)所需的特性。ORCAFPGA是在大家熟悉的經(jīng)過(guò)優(yōu)化的可重構(gòu)單元陣列（ORCA〕結(jié)構(gòu)的基礎(chǔ)上開(kāi)發(fā)出來(lái)的，它具備了許多先前的FPGA所不具備的功能和特點(diǎn)。ORCAFPGA采用非常靈活的基于SRAM的可編程邏輯，具備強(qiáng)大的系統(tǒng)級(jí)特性以及豐富的布線層次和互連資源，并符合多種接口標(biāo)準(zhǔn)，能夠?qū)崿F(xiàn)功能最復(fù)雜、性能要求最高的設(shè)計(jì)應(yīng)用。1.5在系統(tǒng)可編程技術(shù)萊迪思公司于1991年革命性地率先推出高密度在系統(tǒng)可編程（ISP）邏輯器件，從而開(kāi)創(chuàng)了可編程邏輯器件的市場(chǎng)。大多數(shù)工程師都知道此類(lèi)器件，他們可以在電路板上直接對(duì)此類(lèi)器件進(jìn)行編程或再編程，有效縮短產(chǎn)品上市周期、降低生產(chǎn)成本.1.對(duì)于基于乘積項(xiàng)（Product-Term）技術(shù)，EEPROM(或Flash)工藝的PLD（如Altera的MAX系列，Lattice的大部分產(chǎn)品，Xilinx的XC9500系列)廠家提供編程電纜，如Altera叫：Byteblaster，電纜一端裝在計(jì)算機(jī)的并行打印口上，另一端接在PCB板上的一個(gè)十芯插頭，CPLD芯片有四個(gè)管腳（編程腳）與插頭相連。

1.將PLD焊在PCB板上

2.接好編程電纜

3.現(xiàn)場(chǎng)燒寫(xiě)PLD芯片

2.對(duì)于基于查找表技術(shù)（Look-Uptable）技術(shù)，SRAM工藝的FPGA,由于SRAM工藝的特點(diǎn)，掉電后數(shù)據(jù)會(huì)消失，因此調(diào)試期間可以用下載電纜配置PLD器件，調(diào)試完成后，需要將數(shù)據(jù)固化在一個(gè)專(zhuān)用的EEPROM中（用通用編程器燒寫(xiě)），上電時(shí)，由這片配置EEPROM