第四五章內(nèi)容輔導(dǎo)第四、五兩章的教學(xué)內(nèi)容各占全部教學(xué)課件

1、 4. 第四、五章內(nèi)容輔導(dǎo) 第四、五兩章的教學(xué)內(nèi)容 各占全部教學(xué)內(nèi)容的 20% ， 涉及概念性的知識(shí)比較多， 原理性的內(nèi)容一般理解即可； 實(shí)用性的知識(shí)較多，有些 線路或設(shè)備組成實(shí)例，勿背。 4. 第四、五章內(nèi)容輔導(dǎo)輸入設(shè)備輸出設(shè)備入出接口和總線外存設(shè)備主存儲(chǔ)器高速緩存控 制 器運(yùn) 算 器第三單元第四單元第二單元第一單元計(jì)算機(jī)硬件系統(tǒng)輸入設(shè)備輸出設(shè)備入出接口和總線外存設(shè)備主存儲(chǔ)器高速緩存控 第四章內(nèi)容概要存儲(chǔ)器，三級(jí)連，局部、一致且包含提速 主體 擴(kuò)容量，緩存 主存 虛存盤(pán)字位擴(kuò)展、體交叉，完全 直接 組相聯(lián)段表、頁(yè)表和快表，盤(pán) 帶 陣列容錯(cuò)連 第四章內(nèi)容概要 第四章 多級(jí)結(jié)構(gòu)的存儲(chǔ)器系統(tǒng) 一.

2、 層次存儲(chǔ)器系統(tǒng)概述 二. 主存儲(chǔ)器部件 三. 高速緩存CACHE 四. 虛擬存儲(chǔ)器部件 五. 外存儲(chǔ)器設(shè)備 陣列技術(shù)與容錯(cuò) 第四章 多級(jí)結(jié)構(gòu)的存儲(chǔ)器系統(tǒng) 一. 層次存儲(chǔ) 一. 層次存儲(chǔ)器系統(tǒng)概述 1. 概念與追求的目標(biāo) 2. 程序運(yùn)行的局部性特性 3. 各層存儲(chǔ)器所用介質(zhì)其特性 4.一致性、包含性 一. 層次存儲(chǔ)器系統(tǒng)概述層次存儲(chǔ)器系統(tǒng)概述用途：存儲(chǔ)器系統(tǒng)是計(jì)算機(jī)中 用于存儲(chǔ)程序和數(shù)據(jù)的部件。對(duì)其要求是： 盡可能快的讀寫(xiě)速度 盡可能大的存儲(chǔ)容量 盡可能低的成本費(fèi)用層次存儲(chǔ)器系統(tǒng)概述用途：存儲(chǔ)器系統(tǒng)是計(jì)算機(jī)中 怎樣才能同時(shí)實(shí)現(xiàn)這些要求呢？ 用多級(jí)結(jié)構(gòu)的存儲(chǔ)器系統(tǒng) 把要用的程序和數(shù)據(jù)， 按其使用

3、的急迫和頻繁程度， 分塊調(diào)入存儲(chǔ)容量不同、 運(yùn)行速度不同的存儲(chǔ)器中， 并由硬軟件來(lái)統(tǒng)一管理與調(diào)度。 怎樣才能同時(shí)實(shí)現(xiàn)這些要求呢？ 程序運(yùn)行時(shí)的局部性原理 在一小段時(shí)間內(nèi)，最近被訪問(wèn)過(guò) 的程序和數(shù)據(jù)很可能再次被訪問(wèn) 在空間上，這些被訪問(wèn)的程序和 數(shù)據(jù)往往集中在一小片存儲(chǔ)區(qū) 在訪問(wèn)順序上，指令順序執(zhí)行比 轉(zhuǎn)移執(zhí)行的可能性大 (大約 5:1 ) 程序運(yùn)行時(shí)的局部性原理解決方案 選用生產(chǎn)與運(yùn)行成本不同的、 存儲(chǔ)容量不同的、 讀寫(xiě)速度不同的 多種存儲(chǔ)介質(zhì)，組成一個(gè) 統(tǒng)一管理的存儲(chǔ)器系統(tǒng)。 解決方案 選用生產(chǎn)與運(yùn)行成本不同的、解決方案 使每種介質(zhì)都處于不同的地位， 起到不同的作用，充分發(fā)揮各 自在速度容量

4、成本方面的優(yōu) 勢(shì)，從而達(dá)到最優(yōu)性能價(jià)格比， 以滿(mǎn)足使用要求。 解決方案 使每種介質(zhì)都處于不同的地位，1993年大型計(jì)算機(jī)的存儲(chǔ)器系統(tǒng) 存取速度 存儲(chǔ)容量 存儲(chǔ)成本 (美分/KB)CPU 10ns 512B 1800 緩存 2040ns 128KB 72 主存 60100ns 512MB 5.6虛存 1020ms 60228GB 0.23后援 220M 512GB2TB 0.01 1993年大型計(jì)算機(jī)的存儲(chǔ)器系統(tǒng) 存取速度 存儲(chǔ) 使CPU大部分時(shí)間訪問(wèn)高速緩 存，速度最快；僅在從緩存中 讀不到數(shù)據(jù)時(shí),才去讀主存，速 度略慢但容量更大；當(dāng)從主存 中還讀不到數(shù)據(jù)時(shí),才去批量讀 虛存，速度很慢容量極大

5、,就解 決了對(duì)速度、容量、成本的需求。 使CPU大部分時(shí)間訪問(wèn)高速緩層次之間應(yīng)滿(mǎn)足的原則 一致性原則： 處在不同層次存儲(chǔ)器中的 同一個(gè)信息應(yīng)保持相同的值， 是保證正確地使用數(shù)據(jù)的 最基本的要求之一，必須滿(mǎn)足層次之間應(yīng)滿(mǎn)足的原則 一致性原則： 包含性原則： 存儲(chǔ)在內(nèi)層（靠近CPU）的信息 一定被包含在其外層的存儲(chǔ)介 質(zhì)中，反之則不成立。即內(nèi)層存儲(chǔ)器中的全部信息，都是其相鄰?fù)鈱哟鎯?chǔ)器中一小部分信息的復(fù)制品 。 包含性原則： 二. 主存儲(chǔ)器的組成與設(shè)計(jì)WRITEREAD CPU MainMemoryAB k 位（給出地址）DB n 位（傳送數(shù)據(jù)）READY 二. 主存儲(chǔ)器的組成與設(shè)計(jì)WRITEREA

6、DA靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性 SRAM DRAM存儲(chǔ)信息 觸發(fā)器 電容 破壞性讀出 非 是需要刷新 不要 需要 送行列地址 同時(shí)送 分兩次送 靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性 靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性 SRAM DRAM 運(yùn)行速度 快 慢 集成度 低 高 發(fā)熱量 大 小 存儲(chǔ)成本 高 低靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性 主存儲(chǔ)器的讀寫(xiě)過(guò)程 數(shù)據(jù)寄存器 讀過(guò)程: 給出地址 主存儲(chǔ)體 給出片選與讀命令 保存讀出內(nèi)容 寫(xiě)過(guò)程: 給出地址 給出片選與數(shù)據(jù) 地址寄存器 給出寫(xiě)命令/WE/CS0/CS1主存儲(chǔ)器的讀寫(xiě)過(guò)程 數(shù)據(jù)寄存器 靜態(tài)存儲(chǔ)器字、位擴(kuò)展地址總線低11 位實(shí)現(xiàn)片內(nèi)選單元高位地址譯碼給出片選信號(hào)/CS0/C

7、S1高八位數(shù)據(jù)低八位數(shù)據(jù)/WE 2K * 8 bit 2K * 8 bit 2K * 8 bit 2K * 8 bit 譯碼器靜態(tài)存儲(chǔ)器字、位擴(kuò)展地址總線低11 位高位地址譯碼/CS0/靜態(tài)存儲(chǔ)器字、位擴(kuò)展 TEC-2 機(jī)的存儲(chǔ)器的容量為 4096個(gè)字，為 16 位字長(zhǎng)， 用 2048 * 8 的存儲(chǔ)器芯片 實(shí)現(xiàn)。為此, 必須用兩個(gè)芯 實(shí)現(xiàn) 由 2048 擴(kuò)展容量到 4096 個(gè)存儲(chǔ)單元（字?jǐn)U展） 靜態(tài)存儲(chǔ)器字、位擴(kuò)展 TEC-2 機(jī)的存儲(chǔ)器的容量為靜態(tài)存儲(chǔ)器字、位擴(kuò)展再用兩個(gè)芯片實(shí)現(xiàn)由8位擴(kuò)展長(zhǎng)度到 16 位字長(zhǎng)（位擴(kuò)展） 要用 4 片芯片實(shí)現(xiàn)該存儲(chǔ)器系統(tǒng)。 靜態(tài)存儲(chǔ)器字、位擴(kuò)展再用兩個(gè)芯片

8、實(shí)現(xiàn)由8位擴(kuò)展靜態(tài)存儲(chǔ)器字、位擴(kuò)展 為訪問(wèn) 2048 個(gè)存儲(chǔ)單元，要用 11 位地址，把地址總線的低 11 位地址送到每個(gè)存儲(chǔ)器芯片的地址引腳； 對(duì)地址總線的高位進(jìn)行譯碼，譯碼信號(hào)送到各存儲(chǔ)器芯片的/CS 引腳，靜態(tài)存儲(chǔ)器字、位擴(kuò)展 為訪問(wèn) 2048 個(gè)存儲(chǔ)單元靜態(tài)存儲(chǔ)器字、位擴(kuò)展 用于選擇存儲(chǔ)器芯片，使不同芯片分時(shí)運(yùn)行。 還要向存儲(chǔ)器芯片提供讀寫(xiě)控制信號(hào) /WE，以區(qū)分讀寫(xiě)，/WE為高電平是讀操作，為低是寫(xiě)操作。靜態(tài)存儲(chǔ)器字、位擴(kuò)展 用于選擇存儲(chǔ)器芯片，使不同主存儲(chǔ)器的多體結(jié)構(gòu) 為了提高計(jì)算機(jī)系統(tǒng)的工作 效率, 需要提高主存儲(chǔ)器的讀寫(xiě)速度。 為此可以實(shí)現(xiàn)多個(gè)能夠獨(dú)立地執(zhí)行讀寫(xiě)的主存儲(chǔ)器體，以

9、便提高多個(gè) 存儲(chǔ)體之間并行讀寫(xiě)的能力。主存儲(chǔ)器的多體結(jié)構(gòu) 為了提高計(jì)算機(jī)系統(tǒng)的工作主存儲(chǔ)器的多體結(jié)構(gòu) 多體結(jié)構(gòu)同時(shí)適用于靜態(tài)和 動(dòng)態(tài)的存儲(chǔ)器?？紤]到程序運(yùn) 行的局部性原理，多個(gè)存儲(chǔ)體 應(yīng)按低位地址交叉編址的方式 加以組織。類(lèi)似的也可按一體 多字的方式設(shè)計(jì)主存儲(chǔ)器部件。主存儲(chǔ)器的多體結(jié)構(gòu) 多體結(jié)構(gòu)同時(shí)適用于靜態(tài)和地址寄存器 主存儲(chǔ)器存儲(chǔ)體 W W W W 數(shù)據(jù)總線一體多字結(jié)構(gòu)選擇地址寄存器 W W 地址寄存器 數(shù)據(jù)總線 0字 1字 2字 3字 多體結(jié)構(gòu)地址寄存器 數(shù)據(jù)總線 破壞性讀出：執(zhí)行讀操作后，被讀單元的內(nèi)容一定 被清為零，會(huì)破壞所保存的信息為正常工作，必須把剛讀出的內(nèi)容立即寫(xiě)回去，通常稱(chēng)為

10、預(yù)充電延遲，它影響存儲(chǔ)器的工作頻率，在結(jié)束預(yù)充電前不能開(kāi)始下一次讀。動(dòng)態(tài)存儲(chǔ)器 破壞性讀出：執(zhí)行讀操作后，為正常工作，必須把剛讀出動(dòng)態(tài)存儲(chǔ) 定期刷新：在不進(jìn)行讀寫(xiě)操作時(shí)，DRAM 存儲(chǔ)器的各單元處于斷電狀態(tài)，由于漏電的存在，保存在電容CS 上的電荷會(huì)慢慢地漏掉，為此必須定時(shí)予以補(bǔ)充，稱(chēng)為刷新操作。 定期刷新：在不進(jìn)行讀寫(xiě) 刷新不是按字處理，而是每次刷新一行，即為連接在同一行上所有存儲(chǔ)單元的電容補(bǔ)充一次能量。 刷新有兩種方式： 集中和分散刷新。 刷新不是按字處理，而是每次刷新一行，即為連接在同一 行、列地址要分兩次給出，在連續(xù)地使用相同的行地址讀寫(xiě)時(shí)，也可以在前一次就將行地址鎖存，之后僅送列地址

11、，快速分頁(yè)組織 行、列地址要分兩次給出，在連續(xù)地使用相同的行地址讀寫(xiě)以節(jié)省送地址的時(shí)間，支持這種運(yùn)行方式的存儲(chǔ)器被稱(chēng)為快速分頁(yè)組織的存儲(chǔ)器。快速分頁(yè)組織只用于動(dòng)態(tài)存儲(chǔ)器?？焖俜猪?yè)組織以節(jié)省送地址的時(shí)間，支持這種運(yùn)行方式的存儲(chǔ)器被稱(chēng)為快速分頁(yè)組 三. 高速緩沖存儲(chǔ)器的 組成與運(yùn)行原理 三. 高速緩沖存儲(chǔ)器的三.高速緩存 CACHE用途：設(shè)置在 CPU 和 主存儲(chǔ)器之間，完成高速與 CPU交換信息，盡量避免 CPU不必要地多次直接訪問(wèn)慢速的主存儲(chǔ)器，從而提高計(jì)算機(jī)系統(tǒng)的運(yùn)行效率。三.高速緩存 CACHE用途：設(shè)置在 CPU 和 主存高速緩存 CACHE實(shí)現(xiàn)：這是一個(gè)存儲(chǔ)容量很小，但讀寫(xiě)速度更快的，

12、以關(guān)聯(lián)存儲(chǔ)器方式運(yùn)行、用靜態(tài)存儲(chǔ)器芯片實(shí)現(xiàn)的高速靜態(tài)存儲(chǔ)器系統(tǒng)。高速緩存 CACHE實(shí)現(xiàn)：這是一個(gè)存儲(chǔ)容量要求：有足夠高的命中率，當(dāng) CPU需用主存中的數(shù)據(jù)時(shí)，多數(shù)情況下可以直接從CACHE中得到，盡量少讀主存儲(chǔ)器。稱(chēng)二者之比為命中率。第四五章內(nèi)容輔導(dǎo)第四、五兩章的教學(xué)內(nèi)容各占全部教學(xué)課件MEMORY CACHE CONTROLCACHE的基本運(yùn)行原理數(shù)據(jù)總線譯碼選一單元比較選一單元讀過(guò)程為例地址總線ADDR DATACACHE CPU CACHE CONTROLCACHE的基本運(yùn)行原理數(shù)據(jù)總?cè)嗦?lián)方式C P U數(shù)據(jù)地址有效位主存儲(chǔ)器CACHE比較譯碼標(biāo)志數(shù)據(jù)全相聯(lián)方式C P U數(shù)據(jù)地址有效位

13、主存儲(chǔ)器CACHE比較譯碼直接映射方式C P U數(shù)據(jù)地址有效位主存儲(chǔ)器CACHE比較譯碼譯碼頁(yè)內(nèi)地址頁(yè)號(hào)標(biāo)志數(shù)據(jù)直接映射方式C P U數(shù)據(jù)地址有效位主存儲(chǔ)器CACHE比較譯兩路組相聯(lián)方式C P U數(shù)據(jù)地址有效位主存儲(chǔ)器CACHE譯碼比較比較譯碼譯碼標(biāo)志數(shù)據(jù)兩路組相聯(lián)方式C P U數(shù)據(jù)地址有效位主存儲(chǔ)器CACHE譯碼影響 CACHE 命中率的因素1. CACHE 的容量，大一些好2. CACHE 與主存儲(chǔ)器每次交換信息的單位量(Cache Line Size)適中影響 CACHE 命中率的因素1. CACHE 的容量，大一3.CACHE 不同的組織方式，多路組相聯(lián)更好4.CACHE 的多級(jí)組織可

14、提高命中率5.CACHE 的換字和回寫(xiě)算法3.CACHE 不同的組織方式，多路組相聯(lián)更好CACHE 接入系統(tǒng)的體系結(jié)構(gòu) 側(cè)接法：像入出設(shè)備似的連接到 總線上，優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，成本低， 缺點(diǎn)是不利于降低總線占用率CPUMEMORYCACHEBus Master 1 Bus Master 2總線CACHE 接入系統(tǒng)的體系結(jié)構(gòu) 側(cè)接法：像入出設(shè)備似的CACHE 接入系統(tǒng)的體系結(jié)構(gòu) 隔斷法：把原來(lái)的總線打斷為兩段， 使 CACHE 處在兩段之間，優(yōu)點(diǎn)是有利于提高總線利用率，支持總線并發(fā)操作，缺點(diǎn)是結(jié)構(gòu)復(fù)雜，成本較高。CPUMEMORYCACHEBus Master 1Bus Master 2總線CAC

15、HE 接入系統(tǒng)的體系結(jié)構(gòu) 隔斷法：把原來(lái)的總線打斷為兩改寫(xiě)主存儲(chǔ)器的策略 若CPU改寫(xiě)了 CACHE 一單元內(nèi)容后且尚未改變主存相應(yīng)單元內(nèi)容，則出現(xiàn)數(shù)據(jù)不一致性。兩種解決辦法：1.接下來(lái)直接改寫(xiě)主存單元內(nèi)容。簡(jiǎn)便易行, 但可能帶來(lái)系統(tǒng)運(yùn)行效率不高的問(wèn)題，該后未被使用。改寫(xiě)主存儲(chǔ)器的策略 若CPU改寫(xiě)了 CACHE 一單元內(nèi)容后2.拖后改寫(xiě)主存單元內(nèi)容，一直拖到有另外的設(shè)備要讀該內(nèi)容過(guò)時(shí)的主存單元時(shí)。首先停止這一讀操作，接下來(lái)改寫(xiě)主存內(nèi)容，之后再起動(dòng)已停下來(lái)的讀操作，否則不必改寫(xiě)。 2.拖后改寫(xiě)主存單元內(nèi)容，一直拖到有另外的設(shè)備要讀該內(nèi)容過(guò)時(shí)矛盾是如何檢查是否應(yīng)該改寫(xiě)，通過(guò)監(jiān)視地址總線完成，記下

16、無(wú)效單元地址用于比較。 控制復(fù)雜些，但可以提供更高系統(tǒng)的運(yùn)行效率。第四五章內(nèi)容輔導(dǎo)第四、五兩章的教學(xué)內(nèi)容各占全部教學(xué)課件 四. 虛擬存儲(chǔ)器的運(yùn)行原理 四. 虛擬存儲(chǔ)器的運(yùn)行原理 虛擬存儲(chǔ)器是指用磁盤(pán)一片存儲(chǔ)空間來(lái)彌補(bǔ)主存空間的不足，使得程序人員能夠使用比主存實(shí)際容量更大的存儲(chǔ)空間來(lái)編寫(xiě)和運(yùn)行程序。 虛擬存儲(chǔ)器是指用磁盤(pán)一 在操作系統(tǒng)和相應(yīng)硬件的支持下，數(shù)據(jù)在磁盤(pán)和主存之間按程序運(yùn)行的需要自動(dòng)成批量地完成交換。 在操作系統(tǒng)和相應(yīng)硬 虛擬存儲(chǔ)器中經(jīng)常使用兩種基本管理技術(shù)： 段式存儲(chǔ)管理， 頁(yè)式存儲(chǔ)管理。核心問(wèn)題都在于處理數(shù)據(jù)的存放與調(diào)度。 虛擬存儲(chǔ)器中經(jīng)常使用兩種基本管理技術(shù)：段表內(nèi)容及其管理段號(hào)

17、 段內(nèi)地址+邏輯地址段始地址 段長(zhǎng) 裝入位段表主存實(shí)際地址段表基地址段表內(nèi)容及其管理段號(hào) 段內(nèi)地址+邏輯地址段始地址 頁(yè)表內(nèi)容和頁(yè)式管理-+（在內(nèi)存中）控制位 有效位虛 頁(yè)號(hào) 實(shí) 頁(yè)號(hào)慢表虛地址實(shí)地址 (讀寫(xiě)內(nèi)存用)快表(專(zhuān)設(shè)硬件)比較(按內(nèi)容選)按地址讀實(shí)頁(yè)號(hào)虛頁(yè)號(hào) 頁(yè)內(nèi)地址實(shí)頁(yè)號(hào) 頁(yè)內(nèi)地址頁(yè)表基地址頁(yè)表內(nèi)容和頁(yè)式管理-+（在內(nèi)存中）控制位 有效位虛 頁(yè)號(hào) 五. 外存設(shè)備 磁表面存儲(chǔ)設(shè)備 存儲(chǔ)原理與組成 （磁盤(pán)、磁帶設(shè)備) 光盤(pán)設(shè)備的 存儲(chǔ)原理與組成 磁盤(pán)陣列與容錯(cuò)技術(shù) 五. 外存設(shè)備常用磁記錄方式波形圖NRZNRZ1PMFMMFM位信息 1 0 1 1 1 0 0 0 1位周期常用磁記錄方

18、式波形圖NRZNRZ1PMFMMFM位信息 硬 磁 盤(pán) 設(shè) 備磁頭磁盤(pán)組主軸通風(fēng)機(jī)取數(shù)臂定位驅(qū)動(dòng)器速度傳感器小車(chē)主電機(jī)傳動(dòng)皮帶濾塵器密封罩硬磁盤(pán)驅(qū)動(dòng)器結(jié)構(gòu)示意圖 硬 磁 盤(pán) 設(shè) 備磁頭磁主軸通風(fēng)機(jī)取數(shù)臂定位驅(qū)動(dòng)器速度小 磁 帶 機(jī) 設(shè) 備。磁帶抽風(fēng)口真空積帶箱小孔增壓風(fēng)口供收帶盤(pán)放帶盤(pán)導(dǎo)輪左主動(dòng)輪右主動(dòng)輪讀寫(xiě)磁頭剎塊剎帶柱壓輪雙壓輪真空積帶箱式磁帶機(jī) 磁 帶 機(jī) 設(shè) 備。90%調(diào)制器 寫(xiě)一次型光盤(pán)光學(xué)系統(tǒng)示意圖He-Ne光盤(pán)聚焦系統(tǒng)，物鏡旋轉(zhuǎn)臺(tái)徑向跟蹤反射鏡激光器光束分離器讀出信號(hào)光束分離器調(diào)制信號(hào)10%寫(xiě)光束90%調(diào)制器 寫(xiě)一次型光盤(pán)光學(xué)系統(tǒng)示意圖He-Ne光盤(pán)聚焦系低價(jià)磁盤(pán)的冗余陣列(RA

19、ID)Redundant Arrays of Inexpensive Disks用 N 個(gè)低價(jià)磁盤(pán)構(gòu)成一個(gè)統(tǒng)一管理的陣列，取代特貴單一磁盤(pán)是一個(gè)好的方案，它可以：有 1/N 的訪問(wèn)時(shí)間有 N個(gè)磁盤(pán)的容量有更高的性能價(jià)格比對(duì)陣列盤(pán)采用冗余技術(shù)提高信息的可靠性 RAID0：data Striping RAID1: Drive MirroringRAID4: Data Guarding RAID5: Distributed data Guarding低價(jià)磁盤(pán)的冗余陣列(RAID)Redundant Arra 第五章內(nèi)容概要直控 中斷 DMA， 總線 接口 與設(shè)備主總 局部 慢擴(kuò)展，周期 方式 等待催

20、識(shí)別 緩沖 和狀態(tài)，控制 中斷 等相隨一般組成 和 原理，顯示 鍵盤(pán) 打印機(jī) 第五章內(nèi)容概要第 五 章輸入 / 輸出系統(tǒng) 和 輸入 / 輸出設(shè)備 1. 輸入 / 輸出設(shè)備概述 2. 常用 輸入設(shè)備組成與運(yùn)行原理 : 終端 鍵盤(pán) 鼠標(biāo) 3. 常用 輸出設(shè)備組成與運(yùn)行原理 : 終端 顯示器 打印機(jī)（針式 噴墨式 激光） 第 五 章輸入 / 輸出系統(tǒng) 和 輸入 / 輸出設(shè)備 4. 輸入 / 輸出系統(tǒng)概述 5. 計(jì)算機(jī)的總線：總線構(gòu)成 總線周期 運(yùn)行方式 等待狀態(tài) 6. 接口電路：接口電路的功能、 一般組成，串行口實(shí)例 7. 常用的輸入/輸出方式 8. 中斷 和 DMA的 處理過(guò)程 4. 輸入 / 輸

21、出系統(tǒng)概述輸入/輸出子系統(tǒng)總線： 連接計(jì)算機(jī)各功能部件的 邏輯電路和連線，包括管理 信息傳輸規(guī)則的電路被稱(chēng)為 總線。輸入/輸出子系統(tǒng)總線：幾個(gè)概念及術(shù)語(yǔ)三種總線： 數(shù)據(jù)總線：傳輸數(shù)據(jù)，速度與位數(shù) 地址總線：傳輸?shù)刂?，位?shù) 控制總線：指明總線周期的類(lèi)型和 一次入/出操作完成的時(shí)刻等信息幾個(gè)概念及術(shù)語(yǔ)三種總線：幾個(gè)概念及術(shù)語(yǔ) 總線周期的類(lèi)型: 內(nèi)存讀 內(nèi)存寫(xiě) 外設(shè)讀 外設(shè)寫(xiě) 中斷 和 DMA幾個(gè)概念及術(shù)語(yǔ) 總線周期的類(lèi)型:幾個(gè)概念及術(shù)語(yǔ) 總線周期：正 常 總 線 周 期： 一次地址時(shí)間和 一次數(shù)據(jù)時(shí)間 BURST總線周期：一次地址時(shí)間和多次數(shù)據(jù)時(shí)間幾個(gè)概念及術(shù)語(yǔ) 總線周期：正 常 總 線 周 期：

22、 總線的等待狀態(tài)： 增加的數(shù)據(jù)時(shí)間被稱(chēng)為總線的等待狀態(tài)。 影響系統(tǒng)的運(yùn)行效率。 總線的等待狀態(tài)：?jiǎn)慰偩€和多總線結(jié)構(gòu)早期的計(jì)算機(jī)，如 DEC 公司的 PDP-11 只使用一組總線，包括數(shù)據(jù)總線，地址總線，控制總線。其優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，成本低廉， 缺點(diǎn)是運(yùn)行效率低。CPU主存輸入設(shè)備輸出設(shè)備總線單總線和多總線結(jié)構(gòu)早期的計(jì)算機(jī)，如 DEC 公司的 PDP-多( 2 或 3 )總線結(jié)構(gòu)當(dāng)前計(jì)算機(jī)通常采用多總線結(jié)構(gòu)CPU主存擴(kuò)展總線控制線路I/O設(shè)備1I/O設(shè)備2處理機(jī)總線32MHz4B8BISA / EISA8.33MHz 1 , 2 , 4 B 二總線結(jié)構(gòu) . . . . .多( 2 或 3 )總線結(jié)

23、構(gòu)當(dāng)前計(jì)算機(jī)通常采用多總線結(jié)構(gòu)CP多( 2 或 3 )總線結(jié)構(gòu)-CPU主存PCI橋I/O設(shè)備1I/O設(shè)備2處理機(jī)總線66MHz4B8BISA / EISA8.33MHz 1 , 2 , 4 B 三總線結(jié)構(gòu) . . . . .PCI BUS 33MHz 4B擴(kuò)展總線控制線路I/O設(shè)備3I/O設(shè)備4接快速設(shè)備接慢速設(shè)備多( 2 或 3 )總線結(jié)構(gòu)-CPU主存PCI橋I/O設(shè)備1通用可編程接口電路通 用 : 能有多種用法與入/出功能可編程: 能通過(guò)指令指定接口的功能 和運(yùn)行控制參數(shù)等通用可編程接口電路通 用 : 通用可編程接口電路接口內(nèi)的組成部分:設(shè)備識(shí)別線路 數(shù)據(jù)緩沖寄存器（輸入/輸出）控制寄存器 狀態(tài)寄存器通用可編程接口電路接口內(nèi)的組成部分:通用可編程接口電路中斷電路 (中斷觸發(fā)器,中斷屏蔽觸發(fā)器 等)電平轉(zhuǎn)換及串行/并行轉(zhuǎn)換電路等通用可