計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)試題及答案

1、計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)試題及答案一、 選擇題（50分，每題2分，正確答案可能不只一個(gè)，可單選 或復(fù)選）（CPU周期、機(jī)器周期）是內(nèi)存讀取一條指令字的最短時(shí)間。（多線程、多核）技術(shù)體現(xiàn)了計(jì)算機(jī)并行處理中的空間并行。（馮諾伊曼、存儲(chǔ)程序）體系結(jié)構(gòu)的計(jì)算機(jī)把程序及其操作數(shù) 據(jù)一同存儲(chǔ)在存儲(chǔ)器里。（計(jì)算機(jī)體系結(jié)構(gòu)）是機(jī)器語(yǔ)言程序員所看到的傳統(tǒng)機(jī)器級(jí)所具 有的屬性，其實(shí)質(zhì)是確定計(jì)算機(jī)系統(tǒng)中軟硬件的界面。（控制器）的基本任務(wù)是按照程序所排的指令序列，從存儲(chǔ)器取 出指令操作碼到控制器中，對(duì)指令操作碼譯碼分析，執(zhí)行指令操 作。（流水線）技術(shù)體現(xiàn)了計(jì)算機(jī)并行處理中的時(shí)間并行。（數(shù)據(jù)流）是執(zhí)行周期中從內(nèi)存流向運(yùn)算器的信息

2、流。（指令周期）是取出并執(zhí)行一條指令的時(shí)間。1958年開(kāi)始出現(xiàn)的第二代計(jì)算機(jī)，使用（晶體管）作為電子器件。1960年代中期開(kāi)始出現(xiàn)的第三代計(jì)算機(jī)，使用（小規(guī)模集成電路、 中規(guī)模集成電路）作為電子器件。1970年代開(kāi)始出現(xiàn)的第四代計(jì)算機(jī)，使用（大規(guī)模集成電路、超 大規(guī)模集成電路）作為電子器件。Cache存儲(chǔ)器在產(chǎn)生替換時(shí)，可以采用以下替換算法：（LFU算法、LRU算法、隨機(jī)替換）。Cache的功能由（硬件）實(shí)現(xiàn)，因而對(duì)程序員是透明的。Cache是介于CPU和（主存、內(nèi)存）之間的小容量存儲(chǔ)器，能高 速地向CPU提供指令和數(shù)據(jù)，從而加快程序的執(zhí)行速度。Cache由高速的（SRAM）組成。CPU的基本

3、功能包括（程序控制、操作控制、時(shí)間控制、數(shù)據(jù)加 工）。CPU的控制方式通常分為：（同步控制方式、異步控制方式、聯(lián)合 控制方式）反映了時(shí)序信號(hào)的定時(shí)方式。CPU的聯(lián)合控制方式的設(shè)計(jì)思想是：（在功能部件內(nèi)部采用同步控 制方式、在功能部件之間采用異步控制方式、在硬件實(shí)現(xiàn)允許的 情況下，盡可能多地采用異步控制方式）。CPU的同步控制方式有時(shí)又稱為（固定時(shí)序控制方式、無(wú)應(yīng)答控 制方式）。CPU的異步控制方式有時(shí)又稱為（可變時(shí)序控制方式、應(yīng)答控制 方式）。EPROM是指（光擦可編程只讀存儲(chǔ)器）。MOS半導(dǎo)體存儲(chǔ)器中，（DRAM）可大幅度提高集成度，但由于（刷 新）操作，外圍電路復(fù)雜，速度慢。MOS半導(dǎo)體存

4、儲(chǔ)器中，（SRAM）的外圍電路簡(jiǎn)單，速度（快），但 其使用的器件多，集成度不高。RISC的幾個(gè)要素是（一個(gè)有限的簡(jiǎn)單的指令集、CPU配備大量的 通用寄存器、強(qiáng)調(diào)對(duì)指令流水線的優(yōu)化）。奔騰CPU采用2條指令流水線，能在1個(gè)時(shí)鐘周期內(nèi)發(fā)射2條簡(jiǎn) 單的整數(shù)指令，也可發(fā)射（1）條浮點(diǎn)指令。奔騰CPU的大多數(shù)簡(jiǎn)單指令用硬布線控制實(shí)現(xiàn)，在1個(gè)時(shí)鐘周期 內(nèi)執(zhí)行完畢。而對(duì)于用微程序?qū)崿F(xiàn)的指令，也在（2、3）個(gè)時(shí)鐘 周期內(nèi)執(zhí)行完畢。奔騰CPU的外部中斷是由CPU的外部硬件信號(hào)引發(fā)的，包括（可 屏蔽中斷、非屏蔽中斷）。奔騰CPU的異常中斷是由指令執(zhí)行引發(fā)的，包括（執(zhí)行異常、執(zhí) 行軟件中斷指令）。奔騰CPU是Int

5、el公司生產(chǎn)的一種（超標(biāo)量）流水處理器。程序控制類指令的功能是（改變程序執(zhí)行的順序）。從CPU來(lái)看，增加Cache的目的，就是在性能上使（主存、內(nèi)存） 的平均讀出時(shí)間盡可能接近Cache的讀出時(shí)間。從執(zhí)行程序的角度看，最低等級(jí)的并行是（指令內(nèi)部）并行。從執(zhí)行程序的角度看，最高等級(jí)的并行是（作業(yè)級(jí)、程序級(jí)）并 行。存儲(chǔ)器堆棧是由程序員設(shè)置出來(lái)作為堆棧使用的一部分（主存儲(chǔ) 器）。當(dāng)CPU和主存進(jìn)行信息交換，即CPU （向主存存入數(shù)據(jù)、從主存 讀出數(shù)據(jù)、從主存讀出指令）時(shí)，都要使用地址寄存器和數(shù)據(jù)寄 存器。當(dāng)代總線分為（數(shù)據(jù)傳送總線、仲裁總線、中斷和同步總線、公用線）。當(dāng)代總線是一些標(biāo)準(zhǔn)總線，追求與

6、（技術(shù)、結(jié)構(gòu)、CPU、廠家）無(wú)關(guān)的開(kāi)發(fā)標(biāo)準(zhǔn)。當(dāng)執(zhí)行指令時(shí)，CPU能自動(dòng)（遞增）程序計(jì)數(shù)器的內(nèi)容，使其始 終保持將要執(zhí)行的下一條指令的主存地址，為取下一條指令做好 準(zhǔn)備。到目前為止，使用最為廣泛的計(jì)算機(jī)形態(tài)是：（嵌入式計(jì)算機(jī)）。堆棧是一種特殊的數(shù)據(jù)尋址方式，基于（FILO、LIFO）原理。堆棧尋址方式中，設(shè)A為累加器，SP為堆棧指示器，Msp為SP指 示的棧頂單元。如果進(jìn)棧操作的動(dòng)作順序是（a）-msp，（sp）-sp， 那么出棧操作的動(dòng)作順序應(yīng)為（SP）+1-SP, （Msp）-A）o馮諾伊曼體系結(jié)構(gòu)的計(jì)算機(jī)具有共同的基本配置，即具有幾大部 件：運(yùn)算器、控制器、（I/O設(shè)備、存儲(chǔ)器）。馮諾依曼

7、計(jì)算機(jī)體系結(jié)構(gòu)的主要特點(diǎn)是（使用二進(jìn)制數(shù)、存儲(chǔ)程 序）。馮諾依曼型計(jì)算機(jī)的設(shè)計(jì)思想是（存儲(chǔ)程序并按地址順序執(zhí)行）。廣義地講，并行性中的并發(fā)性是指兩個(gè)以上事件在（同一時(shí)間間 隔內(nèi)）發(fā)生。廣義地講，并行性中的同時(shí)性是指兩個(gè)以上事件在（同一時(shí)刻） 發(fā)生。計(jì)算機(jī)的專用和通用是根據(jù)計(jì)算機(jī)的（效率、速度、價(jià)格、運(yùn)行 的經(jīng)濟(jì)性和適應(yīng)性）來(lái)劃分的。寄存器堆棧是（CPU）中設(shè)置的一組專門用于堆棧的寄存器。具有相同（計(jì)算機(jī)體系結(jié)構(gòu)）的計(jì)算機(jī)，可以采用不同的（計(jì)算 機(jī)組成）。開(kāi)發(fā)RISC系統(tǒng)的目標(biāo)是：（使處理器的結(jié)構(gòu)更簡(jiǎn)單，更合理、提 高處理器的性能、提高處理器的執(zhí)行效率、降低處理器的開(kāi)發(fā)成 本）。流水CPU通常由

8、（指令部件、指令隊(duì)列、執(zhí)行部件）等幾個(gè)部分 組成，這幾個(gè)功能部件可以組成一個(gè)多級(jí)流水線。奇偶校驗(yàn)無(wú)法檢測(cè)（偶數(shù)個(gè)、偶數(shù)個(gè)）錯(cuò)誤，更無(wú)法識(shí)別錯(cuò)誤信 息的（位置、內(nèi)容）。取出和執(zhí)行任何一條指令所需的最短時(shí)間為（2）個(gè)CPU周期。世界上第一臺(tái)通用電子數(shù)字計(jì)算機(jī)ENIAC使用（電子管）作為電 子器件。適配器的作用是保證（I/O設(shè)備）用計(jì)算機(jī)系統(tǒng)特性所要求的形 式發(fā)送或接收信息。雙端口存儲(chǔ)器是一種高速工作的存儲(chǔ)器，指同一個(gè)存儲(chǔ)器具有兩 組相互獨(dú)立的（讀寫(xiě)）控制線路，可以對(duì)存儲(chǔ)器中（任何）位置 上的數(shù)據(jù)進(jìn)行獨(dú)立的存取操作。通用計(jì)算機(jī)可分為（超級(jí)計(jì)算機(jī)、大型機(jī)、服務(wù)器、工作站）微 型機(jī)和單片機(jī)。微程序控制器

9、的基本思想是：將微操作控制信號(hào)按一定規(guī)則進(jìn)行 編碼，形成（微指令），存放到一個(gè)只讀存儲(chǔ)器里。當(dāng)機(jī)器運(yùn)行時(shí)， 一條又一條地讀出它們，從而產(chǎn)生全機(jī)所需要的各種操作控制信 號(hào)，使相應(yīng)部件執(zhí)行所規(guī)定的操作。為了解決多個(gè)主設(shè)備同時(shí)（競(jìng)爭(zhēng)）總線（控制）權(quán)的問(wèn)題，必須 具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的 下一次主方。為了提高浮點(diǎn)數(shù)的表示精度，當(dāng)尾數(shù)不為（0）時(shí)，通過(guò)修改階碼 并移動(dòng)小數(shù)點(diǎn)，使尾數(shù)域的最高有效位為（1），這稱為浮點(diǎn)數(shù)的 規(guī)格化表示。為了執(zhí)行任何給定的指令，必須對(duì)指令操作碼進(jìn)行測(cè)試，以便識(shí) 別所要求的操作，CPU中的（指令譯碼器）就是完成這項(xiàng)工作的。相對(duì)于硬布線控制器，微程

10、序控制器的優(yōu)點(diǎn)在于（結(jié)構(gòu)比較規(guī)整、 復(fù)雜性和非標(biāo)準(zhǔn)化程度較低、增加或修改指令較為容易）。相聯(lián)存儲(chǔ)器是以（關(guān)鍵字、內(nèi)容）來(lái)訪問(wèn)存儲(chǔ)器的。虛擬存儲(chǔ)器可看作是一個(gè)容量非常大的（邏輯）存儲(chǔ)器，有了它， 用戶無(wú)需考慮所編程序在（主存）中是否放得下或放在什么位置 等問(wèn)題。虛擬地址空間的大小實(shí)際上受到（輔助存儲(chǔ)器）容量的限制。虛擬地址由（編譯程序）生成。一個(gè)計(jì)算機(jī)系統(tǒng)可以在不同的并行等級(jí)上采用流水線技術(shù)。按照 流水的級(jí)別，流水線可分類為（算術(shù)流水線、指令流水線、處理 機(jī)流水線、宏流水線）。一條機(jī)器指令是由若干條（微指令）組成的序列來(lái)實(shí)現(xiàn)的，而機(jī)器指令的總和便可實(shí)現(xiàn)整個(gè)指令系統(tǒng)。一條機(jī)器指令是由若干條微指令組

11、成的序列（通常叫做（微程序） 來(lái)實(shí)現(xiàn)的，而機(jī)器指令的總和便可實(shí)現(xiàn)整個(gè)指令系統(tǒng)。一條指令中的操作數(shù)地址，可以有（0、1、2、3）個(gè)。一種（計(jì)算機(jī)組成）可以采用多種不同的（計(jì)算機(jī)實(shí)現(xiàn)）。以下4種類型指令中，執(zhí)行時(shí)間最長(zhǎng)的是（SS型指令）。以下4種類型指令中，執(zhí)行時(shí)間最短的是（RR型指令）。以下關(guān)于流水線技術(shù)的描述中，正確的是（就一條指令而言，其 執(zhí)行速度沒(méi)有加快、就程序執(zhí)行過(guò)程的整體而言，程序執(zhí)行速度 大大加快、適合于大量的重復(fù)性的處理）。以下句子中，正確的是（CPU中的微程序是可重寫(xiě)的、可以通過(guò) 修改成品CPU來(lái)改變CPU的譯碼方式）。以下句子中，正確的是（各條指令的取指階段所用的CPU周期是

12、完全相同的、由于各條指令的功能不同，指令的執(zhí)行階段所用的 CPU周期是各不相同的）。以下句子中，正確的是（一條指令的取出階段需要1個(gè)CPU周期 時(shí)間、一條指令的執(zhí)行階段需要至少1個(gè)CPU周期時(shí)間）。以下指令存在哪些類型的數(shù)據(jù)相關(guān)？（RAW相關(guān)、WAW相關(guān)）LAD R6, B； M（B）9R6，M（B）是存儲(chǔ)器單元MUL R6, R7； （R6） X （R7） 9R6以下指令存在哪些類型的數(shù)據(jù)相關(guān)？ （WAR相關(guān)）STA M（x）, R3； （R3）-M（x），M（x）是存儲(chǔ)器單元ADD R3, R4, R5 ； （R4）+（R5）-R3以下指令存在哪些類型的數(shù)據(jù)相關(guān)？ （WAW相關(guān)）MUL R

13、3，R1，R2 ； （R1）X（R2）-R3ADD R3,R4,R5 ； （R4） + （R5）-R3硬布線控制器的特點(diǎn)是（設(shè)計(jì)非常復(fù)雜，且代價(jià)很大、調(diào)試非常 復(fù)雜，且代價(jià)很大、速度較快，主要取決于邏輯電路的延遲）。運(yùn)算型指令的尋址與轉(zhuǎn)移型指令的尋址，其不同點(diǎn)在于（前者取 操作數(shù)，后者決定程序轉(zhuǎn)移地址）。在（定點(diǎn)）運(yùn)算中，為了判斷溢出是否發(fā)生，可采用雙符號(hào)位檢 測(cè)法。不論溢出與否，其（最高）符號(hào)位始終指示正確的符號(hào)。在CPU中，操作控制器的功能就是根據(jù)指令操作碼和時(shí)序信號(hào)， 產(chǎn)生各種操作控制信號(hào)，以便正確地建立數(shù)據(jù)通路，從而完成（取 指令、執(zhí)行指令、分析指令、取操作數(shù)）的控制。在CPU中，程序

14、計(jì)數(shù)器用來(lái)保存（下一條指令的地址）。在CPU中，跟蹤指令后繼地址的寄存器是（程序計(jì)數(shù)器）。在CPU中，控制器通常由（程序計(jì)數(shù)器、指令寄存器、指令譯碼 器、時(shí)序發(fā)生器）和操作控制器組成。在CPU中，數(shù)據(jù)寄存器用來(lái)暫時(shí)存放（由主存讀出的一條指令、 由主存讀出的一個(gè)數(shù)據(jù)字、向主存存入的一條指令、向主存存入 的一個(gè)數(shù)據(jù)字）。在CPU中，運(yùn)算器的主要功能是進(jìn)行（算術(shù)運(yùn)算、邏輯測(cè)試、邏輯運(yùn)算）。在CPU中，運(yùn)算器通常由（算術(shù)邏輯單元、累加寄存器、數(shù)據(jù)寄 存器、狀態(tài)條件寄存器）組成。在CPU中，指令寄存器用來(lái)保存（當(dāng)前指令）。在CPU中，狀態(tài)條件寄存器（PSW）用來(lái)保存（標(biāo)志位、條件碼 、中斷信息、狀態(tài)信息

15、）。在IEEE 754標(biāo)準(zhǔn)中，對(duì)于一個(gè)規(guī)格化的32位浮點(diǎn)數(shù)，其尾數(shù)域 所表示的值是（1.M），這是因?yàn)橐?guī)格化的浮點(diǎn)數(shù)的尾數(shù)域最左（最 高有效位）總是（1），故這一位經(jīng)常不予存儲(chǔ)，而認(rèn)為隱藏在小 數(shù)點(diǎn)的左邊，這可以使尾數(shù)表示范圍多一位，達(dá)（24）位。在操作控制器中，（微程序控制器）是采用存儲(chǔ)邏輯來(lái)實(shí)現(xiàn)的。在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般通過(guò)（補(bǔ)碼運(yùn)算的二進(jìn)制 加法器）來(lái)實(shí)現(xiàn)。在對(duì)RISC機(jī)器基本概念的描述中，正確的是（RISC機(jī)器一定是 流水CPU）。在對(duì)流水CPU基本概念的描述中，正確的是（流水CPU是一種非 常經(jīng)濟(jì)而實(shí)用的時(shí)間并行技術(shù)）。在計(jì)算機(jī)的流水處理過(guò)程中，要使流水線具有良好的性能，

16、必須 使流水線暢通流動(dòng)，不發(fā)生斷流。但由于流水過(guò)程中會(huì)出現(xiàn)（資 源相關(guān)、數(shù)據(jù)相關(guān)、控制相關(guān)）等相關(guān)沖突，實(shí)現(xiàn)流水線的不斷 流是困難的。在計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)中，（高級(jí)語(yǔ)言級(jí)、匯編語(yǔ)言級(jí)）采用符號(hào)語(yǔ)言。在計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)中，（微程序設(shè)計(jì)級(jí)、操作系統(tǒng)級(jí)、 機(jī)器語(yǔ)言級(jí)）采用二進(jìn)制數(shù)語(yǔ)言。在計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)中，屬于軟件級(jí)的是（高級(jí)語(yǔ)言級(jí)、 匯編語(yǔ)言級(jí)）。在計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)中，屬于軟硬件混合級(jí)的是（操作系 統(tǒng)級(jí)）。在計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)中，屬于硬件級(jí)的是（微程序設(shè)計(jì)級(jí)、 機(jī)器語(yǔ)言級(jí)）。在計(jì)算機(jī)系統(tǒng)中，CPU管理外圍設(shè)備的方式，除了程序查詢之 夕卜，還包括（程序中斷、DMA、通道、PPU）。在

17、計(jì)算機(jī)中，（CPU對(duì)主存的讀取、CPU對(duì)主存的寫(xiě)入、輸入 設(shè)備與主存的數(shù)據(jù)交換、輸出設(shè)備與主存的數(shù)據(jù)交換）一般都采 用異步控制方式，以保證執(zhí)行時(shí)的高速度。在流水CPU中，為了解決執(zhí)行段的速度匹配問(wèn)題，一般采用的 方法包括：（將執(zhí)行部件分為定點(diǎn)執(zhí)行部件和浮點(diǎn)執(zhí)行部件兩個(gè)可 并行執(zhí)行的部分，分別處理定點(diǎn)運(yùn)算指令和浮點(diǎn)運(yùn)算指令、在浮 點(diǎn)執(zhí)行部件中，包括浮點(diǎn)加法部件和浮點(diǎn)剩除部件，它們可以同 時(shí)執(zhí)行不同的指令、浮點(diǎn)運(yùn)算部件以流水線方式工作）。在流水CPU中，指令部件本身又構(gòu)成一個(gè)流水線，即指令流水 線，由（取指令、指令譯碼、計(jì)算操作數(shù)地址、取操作數(shù)）等幾 個(gè)過(guò)程段組成。在流水過(guò)程中存在的相關(guān)沖突中，（

18、控制相關(guān)）是由轉(zhuǎn)移指令引起的。在流水過(guò)程中存在的相關(guān)沖突中，（數(shù)據(jù)相關(guān)）是由于指令之 間存在數(shù)據(jù)依賴性而引起的。在流水過(guò)程中存在的相關(guān)沖突中，（資源相關(guān)）是指多條指令 進(jìn)入流水線后在同一機(jī)器周期內(nèi)爭(zhēng)用同一個(gè)功能部件所發(fā)生的沖 突。在流水計(jì)算機(jī)中米用多體交叉存儲(chǔ)器，其目的是（解決存儲(chǔ)器 的速度匹配問(wèn)題、使存儲(chǔ)器的存取時(shí)間能與流水線中其他過(guò)程段 的速度相匹配）。在奇偶校驗(yàn)中，只有當(dāng)數(shù)據(jù)中包含有（偶數(shù)、奇數(shù)）個(gè)1時(shí)，偶 校驗(yàn)位C二（0、1）。在一個(gè)計(jì)算機(jī)系統(tǒng)中，宏流水線是指程序步驟的并行，是（處 理機(jī)）級(jí)流水線。在一個(gè)計(jì)算機(jī)系統(tǒng)中，算術(shù)流水線是指運(yùn)算操作步驟的并行， 是（部件）級(jí)流水線。在一個(gè)計(jì)算機(jī)系統(tǒng)中，指令流水線是指指令步驟的并行，是（處 理器）級(jí)流水線。在主存與Cache間建立地址映射，有幾種不同的地址映射方 式，它們是（全相聯(lián)映射方式、直接映射方式、組相聯(lián)映射方式）。在總線仲裁方式中，（集中式）仲裁需要（中央仲裁器）。指令的順序?qū)ぶ贩绞?，是指下一條指令的地址由（程序計(jì)數(shù)器）給出。指令的跳