出租車計(jì)費(fèi)器的方案設(shè)計(jì)書(shū)

1、課程設(shè)計(jì)報(bào)告課程名稱數(shù)字系統(tǒng)與邏輯設(shè)計(jì)課題名稱出租車計(jì)費(fèi)器的設(shè)計(jì)專業(yè)通信工程班級(jí)學(xué)號(hào)姓名指導(dǎo)教師喬匯東胡倩2011年 7月 9日湖南工程學(xué)院課程設(shè)計(jì)任務(wù)書(shū)課程名稱 數(shù)字系統(tǒng)與邏輯設(shè)計(jì)課題出租車計(jì)費(fèi)器的設(shè)計(jì)專業(yè)班級(jí)學(xué)生姓名學(xué)號(hào)指導(dǎo)老師喬匯東胡倩審批喬匯東任務(wù)書(shū)下達(dá)日期2011 年 7月 2日任務(wù)完成日期2011年7月9日數(shù)字系統(tǒng)與邏輯設(shè)計(jì)課程設(shè)計(jì)任務(wù)書(shū)一 、設(shè)計(jì)目的全面熟悉、掌握VHDL 語(yǔ)言基本知識(shí)，掌握利用VHDL 語(yǔ)言對(duì)常用的的組合邏輯電路和時(shí)序邏輯電路編程，把編程和實(shí)際結(jié)合起來(lái)，熟悉編制和調(diào)試程序的技巧，掌握分析結(jié)果的若干有效方法，進(jìn)一步提高上機(jī)動(dòng)手能力，培養(yǎng)使用設(shè)計(jì)綜合電路的能力，養(yǎng)成

2、提供文檔資料的習(xí)慣和規(guī)范編程的思想。二、設(shè)計(jì)要求1、設(shè)計(jì)正確，方案合理。2、程序精煉，結(jié)構(gòu)清晰。3、設(shè)計(jì)報(bào)告 5000 字以上，含程序設(shè)計(jì)說(shuō)明，用戶使用說(shuō)明，源程序清單及程序框圖。4、上機(jī)演示。5、有詳細(xì)的文檔。文檔中包括設(shè)計(jì)思路、設(shè)計(jì)仿真程序、仿真結(jié)果及相應(yīng)的分析與結(jié)論。三、進(jìn)度安排第二 十周星期一：課題講解，查閱資料星期二：總體設(shè)計(jì)，詳細(xì)設(shè)計(jì)星期三：編程，上機(jī)調(diào)試、修改程序星期四：上機(jī)調(diào)試、完善程序星期五：答辯星期六 -星期天：撰寫(xiě)課程設(shè)計(jì)報(bào)告附：課程設(shè)計(jì)報(bào)告裝訂順序：封面、任務(wù)書(shū)、目錄、正文、評(píng)分、附件（A4 大小的圖紙及程序清單）。正文的格式: 一級(jí)標(biāo)題用3 號(hào)黑體 ,二級(jí)標(biāo)題用四號(hào)宋

3、體加粗,正文用小四號(hào)宋體。行距為22。正文的內(nèi)容 :一、課題的主要功能；二、課題的功能模塊的劃分（要求畫(huà)出模塊圖）；三、主要功能的實(shí)現(xiàn)；四、系統(tǒng)調(diào)試與仿真；五、總結(jié)與體會(huì)；六、附件（所有程序的原代碼，要求對(duì)程序?qū)懗霰匾淖⑨專黄?、評(píng)分表。目錄一、 出租車系統(tǒng)主要功能 .1二、 出租車計(jì)費(fèi)系統(tǒng)功能模塊 .11.計(jì)費(fèi)模塊 .12.計(jì)程模塊： .1三、 出租車計(jì)費(fèi)系統(tǒng)的功能實(shí)現(xiàn) .21.系統(tǒng)的總體框圖： .22.程序流程圖： .23.系統(tǒng)各功能模塊的實(shí)現(xiàn)： .2四、 系統(tǒng)調(diào)試與仿真 .31.錯(cuò)誤提示： .32.系統(tǒng)仿真結(jié)果： .4五、 總結(jié)與體會(huì) .4六、 附錄 .51.頂層模塊： .52.計(jì)量模

4、塊： .73.計(jì)費(fèi)模塊： .8七、 評(píng)分表 .9一、出租車系統(tǒng)主要功能設(shè)計(jì)要求：本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一個(gè)簡(jiǎn)單的出租車計(jì)費(fèi)器，要求是起步價(jià) 3 元，準(zhǔn)行 1 公里，以后 1 元 /公里。時(shí)鐘輸入為一個(gè) 1KHz 的系統(tǒng)時(shí)鐘，直流電機(jī)模塊每轉(zhuǎn)一圈輸出一個(gè)脈沖信號(hào)給CPU，另外用按鍵模塊的S1 來(lái)作為整個(gè)系統(tǒng)的復(fù)位按鈕，每復(fù)位一次，計(jì)費(fèi)器從開(kāi)始計(jì)費(fèi)。直流電機(jī)模塊用來(lái)模擬出租車的車輪子，每轉(zhuǎn)動(dòng)一圈認(rèn)為是行走1 M ，所以每旋轉(zhuǎn)1000 圈，認(rèn)為車子前進(jìn)1 公里。系統(tǒng)設(shè)計(jì)是需要檢測(cè)電機(jī)的轉(zhuǎn)動(dòng)情況，每轉(zhuǎn)一周，計(jì) M 計(jì)數(shù)器增加 1。設(shè)計(jì)思想：整設(shè)計(jì)由計(jì)程模塊，計(jì)費(fèi)模塊和顯示模塊三個(gè)部分組成。其中計(jì)量

5、模塊是整個(gè)系統(tǒng)實(shí)現(xiàn)里程計(jì)數(shù)重要部分；同時(shí)脈沖信號(hào)來(lái)實(shí)現(xiàn)系統(tǒng)的計(jì)費(fèi)。顯示模塊主要是顯示用8 個(gè)七段碼管，前四個(gè)顯示里程，后四個(gè)顯示費(fèi)用。二、出租車計(jì)費(fèi)系統(tǒng)功能模塊計(jì)費(fèi)模塊當(dāng)計(jì)費(fèi)信號(hào) S1 一直處于高電平即計(jì)費(fèi)狀態(tài)時(shí)，本模塊根據(jù)控制模塊選擇出的信號(hào)從而對(duì)不同單價(jià)的時(shí)段進(jìn)行計(jì)費(fèi)。即行程在1km內(nèi)，起步價(jià)3 元； 1km外以每公里按1 遠(yuǎn)計(jì)費(fèi)。leg0、 leg1、 leg2、leg3分別表示費(fèi)用的顯示。模塊元件為 ：計(jì)程模塊：計(jì)算乘客所行駛的公里數(shù)，當(dāng)行駛里程大于1km時(shí)，本模塊中pulse脈沖信號(hào)變?yōu)?；當(dāng)clk1每來(lái)一個(gè)上升沿，計(jì)程器就自增1,計(jì)程器的量程為9.9km，滿量程后自動(dòng)歸零。元件框圖

6、為：三、出租車計(jì)費(fèi)系統(tǒng)的功能實(shí)現(xiàn)系統(tǒng)的總體框圖：計(jì)費(fèi)復(fù)位模塊信號(hào)M 脈沖計(jì)程2. 程序流程圖：模塊開(kāi)始進(jìn)程 1進(jìn)程 2否S1=1?S1=1?里程是是清零脈沖信號(hào) ?脈沖信號(hào) ?里程 加計(jì)費(fèi)加一元0.001 公里結(jié)束系統(tǒng)各功能模塊的實(shí)現(xiàn)：顯示否費(fèi)用清零計(jì)費(fèi)模塊：計(jì)程模塊：顯示模塊：四、系統(tǒng)調(diào)試與仿真錯(cuò)誤提示：錯(cuò)誤分析：從這可以看出來(lái)是工程名不統(tǒng)一，應(yīng)該把工程名同意改為taxi 。這是我們經(jīng)常犯的錯(cuò)誤。錯(cuò)誤分析： shuju 沒(méi)有定義。系統(tǒng)仿真結(jié)果：五、總結(jié)與體會(huì)短短幾天的 EDA 課程設(shè)計(jì)已經(jīng)接近尾聲了，我們從挑選課設(shè)題目，查閱資料，到研究出總體設(shè)計(jì)，詳細(xì)設(shè)計(jì)，再到最后的編程上機(jī)調(diào)試，修改程序，

7、完善程序，收獲頗多。我學(xué)會(huì)在這其中解決了很多問(wèn)題，也幫同學(xué)解決了許多問(wèn)題。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，但我的設(shè)計(jì)不能實(shí)現(xiàn)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目。車暫停時(shí)停止計(jì)費(fèi)。若停止清零，等待下一次計(jì)費(fèi)的開(kāi)始。出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)中體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言及PLD 器件速度快，使用方便，便于修改等特點(diǎn)。我們?cè)俅问煜ず驮鰪?qiáng)了對(duì)VHDL 語(yǔ)言的基本知識(shí)，熟悉利用VHDL 語(yǔ)言對(duì)常用的的組合邏輯電路和時(shí)序邏輯電路編程，把編程和實(shí)際結(jié)合起來(lái)。 VHDL 硬件描述語(yǔ)言打破了硬件和軟件設(shè)計(jì)人員之間互不干涉的界限，可以使用語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計(jì)

8、數(shù)字電路硬件系統(tǒng)。通過(guò)編程、下載后，該芯片已經(jīng)具備了原來(lái)需要使用復(fù)雜的數(shù)字電路實(shí)現(xiàn)的功能；更加了解和加深了對(duì)編制和調(diào)試程序的技巧，進(jìn)一步提高了上機(jī)動(dòng)手能力，培養(yǎng)了使用設(shè)計(jì)綜合電路的能力，養(yǎng)成了提供文檔資料的習(xí)慣和規(guī)范編程的思想。在設(shè)計(jì)程序時(shí)，不能妄想一次就將整個(gè)程序設(shè)計(jì)好，反復(fù)修改、不斷改進(jìn)是程序設(shè)計(jì)的必經(jīng)之路；要養(yǎng)成注釋程序的好習(xí)慣，一個(gè)程序的完美與否不僅僅是實(shí)現(xiàn)功能，而應(yīng)該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設(shè)計(jì)課程過(guò)程中遇到問(wèn)題是很正常的，但應(yīng)該將每次遇到的問(wèn)題記錄下來(lái)，并分析清楚，以免下次再碰到同樣的問(wèn)題。課程設(shè)計(jì)結(jié)束了，但是從中學(xué)到的知識(shí)會(huì)讓我受益終身。發(fā)

9、現(xiàn)、提出、分析、解決問(wèn)題和實(shí)踐能力的提高都會(huì)受益于我在以后的學(xué)習(xí)、工作和生活中。在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。最后，我們衷心的感謝課設(shè)期間一直指導(dǎo)和陪伴著我們的老師。六、附錄頂層模塊：library IEEE 。entity taxi isport(clk:in std_logic 。-系統(tǒng)始終信號(hào)S1: in std_logic。-復(fù)位信號(hào)pulse: in std_logic。-車輪脈沖信號(hào)LEG,BT: out std_logic_vector(7 downto 0)。end taxi。architecture rt4 of tax

10、i iscomponent jifeiport(clk2:in std_logic 。S1: in std_logic。count0,count1,count2,count3: buffer std_logic_vector(3 downto 0)。end component。component jiliangport( S1:in std_logic。clk1:in std_logic 。k3,k2,k1,k0: buffer std_logic_vector(3 downto 0)。end component。signal a,b: std_logic。signal shuju,c,d,e

11、,f,h,i,j,k:std_logic_vector(3 downto 0)。signal cnt:std_logic_vector(2 downto 0)。beginu1:jiliang port map(clk1=pulse,S1=S1,k0=c,k1=d,k2=e,k3=f)。-例化計(jì)量模塊u2:jifeiportmap(clk2=pulse,S1=S1,count0=h,count1=i,count2=j,count3=k)。-例化計(jì)費(fèi)模塊M1:process (cnt,clk)beginif clkevent and clk=1thencase cnt iswhen 000=BT=

12、00000001 。 shujuBT=00000010 。 shujuBT=00000100 。 shujuBT=00001000 。shujuBT=00010000 。 shujuBT=00100000 。 shujuBT=01000000 。shujuBT=10000000 。shujuNULL。end case。end if。end process M1。M2:process(clk)beginif clkevent and clk=1 thencntLEGLEGLEGLEGLEGLEGLEGLEGLEGLEGNULL 。end case。end if。end process M3。en

13、d rt4。計(jì)量模塊：library IEEE 。entity jiliang isport(S1: in std_logic。clk1: in std_logic。k3,k2,k1,k0: buffer std_logic_vector(3 downto 0)。end jiliang。architecture behav of jiliang isbeginprocess(clk1,S1)beginif S1=0 thenk3=0000。k2=0000 。k1=0000 。k0=0000 。elsif clk1event and clk1=1 thenif k0=1001 then k0=0

14、000 。if k1=1001 thenk1=0000 。if k2=1001 then k2=0000 。if k3=1001 thenk3=0000 。elsek3=k3+1。 end if。elsek2=k2+1。 end if。elsek1=k1+1。 end if。elsek0=k0+1。end if。end if。end process。end behav。計(jì)費(fèi)模塊：library IEEE 。entity jifei isport(clk2:in std_logic 。-時(shí)鐘信號(hào)S1: in std_logic。-復(fù)位信號(hào)count0,count1,count2,count3:

15、buffer std_logic_vector(3 downto 0)。end jifei 。architecture behav of jifei isbeginprocess(clk2,S1)variable m:integer range 0 to 1000:=0。-定義變量beginifS1=0thencount3=0000。 count2=0000 。count1=0000 。count0=0011。elsif clk2event and clk2=1 then m:=m+1。ifm MOD 1000=0 then-取模算法if count0=1001 then count0=0000。項(xiàng)目評(píng)價(jià)if count1=1001 then count1=0000。if count2=1001 then count2=0000。if count3=1001 then count3=0