eda課程設(shè)計(jì)m序列及相關(guān)檢測(cè)器

1、目錄任務(wù)書 . 錯(cuò)誤!未定義書簽。第一章 系統(tǒng)分析 . 錯(cuò)誤!未定義書簽。簡(jiǎn)介.錯(cuò)誤!未定義書簽。第二章 設(shè)計(jì)內(nèi)容及要求. 錯(cuò)誤!未定義書簽。設(shè)計(jì)的目的及主要任務(wù).錯(cuò)誤!未定義書簽。設(shè)計(jì)目的.錯(cuò)誤!未定義書簽。設(shè)計(jì)內(nèi)容依據(jù).錯(cuò)誤!未定義書簽。設(shè)計(jì)思想.錯(cuò)誤!未定義書簽。第三章 設(shè)計(jì)原理與模塊分析. 錯(cuò)誤!未定義書簽。序列檢測(cè)器介紹.錯(cuò)誤!未定義書簽。序列檢測(cè)器設(shè)計(jì)原理.錯(cuò)誤!未定義書簽。序列檢測(cè)器模塊.錯(cuò)誤!未定義書簽。分頻器模塊.錯(cuò)誤!未定義書簽。序列輸入模塊.錯(cuò)誤!未定義書簽。序列檢測(cè)模塊.錯(cuò)誤!未定義書簽。頂層文件.錯(cuò)誤!未定義書簽。第四章 電路仿真與分析. 錯(cuò)誤!未定義書簽。單元模塊的

2、仿真與分析.錯(cuò)誤!未定義書簽。分頻器模塊的仿真與分析.錯(cuò)誤!未定義書簽。序列信號(hào)輸入模塊的仿真與分析.錯(cuò)誤!未定義書簽。序列檢測(cè)模塊的仿真與分析.錯(cuò)誤!未定義書簽。頂層電路的仿真與分析.錯(cuò)誤!未定義書簽。第五章 電路的硬件調(diào)試. 錯(cuò)誤!未定義書簽。參考文獻(xiàn) . 錯(cuò)誤!未定義書簽。附錄 . 錯(cuò)誤!未定義書簽。天津城建大學(xué)課程設(shè)計(jì)任務(wù)書系課程設(shè)計(jì)名稱：設(shè)計(jì)題目：專業(yè)班級(jí)EDA技術(shù)及應(yīng)用BM序列及相關(guān)檢測(cè)器完成期限：自 年 月 日至 年 月 日共 1 周 或1 指導(dǎo)教師（簽字）：批準(zhǔn)日期： 簡(jiǎn)介Quartus II是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以

3、及AHDL（Altera Hardware Description 器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。Maxplus II 作為Al

4、tera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。但Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了MaxplusII 友好的圖形界面及簡(jiǎn)便的使用方法，所以QuartusII替代該公司早期的MaxplusII軟件。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境,由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Altera的Quartus II可編程邏輯軟件屬于第四代PLDInternet的協(xié)作設(shè)計(jì)

5、。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持MAX7000/MAX3000等乘積項(xiàng)器件。 設(shè)計(jì)的目的及主要任務(wù) 學(xué)會(huì)在 Quartus環(huán)境中運(yùn)用 VHDL 語言設(shè)計(jì)方法構(gòu)建具有一定邏輯功能的模塊，并能運(yùn)用圖形設(shè)計(jì)方法完成頂層原理圖的設(shè)計(jì)。掌握序列信號(hào)檢測(cè)器的原理和程序的編寫以及在 CPLD 中的實(shí)現(xiàn)方法。 在掌握常用數(shù)字電路原理和技術(shù)的基礎(chǔ)上，根據(jù) EDA 技術(shù)及應(yīng)用課程所學(xué)知識(shí)，利用硬或CycloneFPGA）進(jìn)行初步數(shù)字系統(tǒng)設(shè)計(jì)。設(shè)計(jì)八位線性反饋移位寄存器產(chǎn)生偽隨機(jī)序列，串行輸出 9600bit/s 速率偽隨機(jī)碼用

6、做測(cè)試數(shù)據(jù)，序列檢測(cè)器對(duì)該序列進(jìn)行序列檢測(cè)，連接偽隨機(jī)序列發(fā)生器和序列檢測(cè)器構(gòu)成完整系統(tǒng)，如果檢測(cè)到該碼，則輸出 1 指示燈亮，否則輸出 0。要求采用由狀態(tài)機(jī)或串行滑窗方法檢測(cè)器。設(shè)計(jì)思想本次課程設(shè)計(jì)在Quartus環(huán)境中對(duì)序列信號(hào)檢測(cè)器的各個(gè)部分利用VHDL這一硬件描述設(shè)計(jì)的核心部分就在序列檢測(cè)模塊，該模塊利用狀態(tài)機(jī)來編寫程序。隨后運(yùn)用 Quartus中的仿真功能對(duì)各個(gè)模塊進(jìn)行仿真，從仿真的結(jié)果中分析程序的正確性。待所有模塊的功能正確之后，運(yùn)用原理圖搭建頂層電路并進(jìn)行整體仿真實(shí)現(xiàn)整體的功能，最后再在實(shí)驗(yàn)箱上檢驗(yàn)設(shè)計(jì)的正確與否，并輸出標(biāo)志信號(hào)。 序列檢測(cè)器介紹序列檢測(cè)器就是將一個(gè)指定序列從數(shù)字

7、碼流中識(shí)別出來。序列檢測(cè)器在數(shù)據(jù)通訊，雷達(dá)和遙測(cè)等領(lǐng)域中用與檢測(cè)步識(shí)別標(biāo)志。它是一種用來檢測(cè)一組或多組序列信號(hào)的電路。序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及任何一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。序列檢測(cè)器設(shè)計(jì)原理序列信號(hào)檢測(cè)器是具有能識(shí)別任意一串二值信號(hào)中某特殊碼組功能的邏輯電路。通過輸入任意一組想要檢測(cè)的序列信號(hào)，通過狀態(tài)轉(zhuǎn)移這一部分的檢測(cè)，來識(shí)別這組序列。序列信號(hào)檢測(cè)電路在序列信

8、號(hào)正常工作時(shí)，如果檢測(cè)到待測(cè)碼組，則電路輸出識(shí)別信號(hào)，本次設(shè)計(jì)中使用一個(gè)發(fā)光二極管 LED 燈來表示，燈亮則表示檢測(cè)到正確的序列，燈滅表示檢測(cè)的序列錯(cuò)誤。設(shè)計(jì)序列信號(hào)檢測(cè)器的關(guān)鍵在于獲取正確的狀態(tài)轉(zhuǎn)移圖。為了減少錯(cuò)誤檢測(cè)的概率，凡是序列信號(hào)檢測(cè)器都應(yīng)該預(yù)置起始狀態(tài)。序列檢測(cè)器模塊序列信號(hào)檢測(cè)器一共有三個(gè)主模塊，分頻模塊，序列信號(hào)輸入模塊，序列檢測(cè)模塊。原理框圖如下圖所示。圖1 由于實(shí)驗(yàn)箱上的時(shí)鐘信號(hào)是 20MHz，對(duì)于本實(shí)驗(yàn)頻率過大，需要一個(gè)分頻模塊得到我們需要的頻率。分頻模塊的邏輯圖如下。圖2 通過設(shè)計(jì)一個(gè)序列輸入模塊，將所需要檢測(cè)的序列輸入檢測(cè)模塊進(jìn)行檢測(cè)，本次所需檢測(cè)的序列是十位二進(jìn)制碼

9、，設(shè)計(jì)十一個(gè)輸入端口，一個(gè)清零端 rst，十個(gè)序列輸入口，在實(shí)驗(yàn)箱上通過十一個(gè)撥碼開關(guān)控制。其邏輯圖如下圖所示。設(shè)計(jì)要求序列信號(hào)檢測(cè)器能夠從收到的一組串行碼流中檢出同步碼組，我們預(yù)先設(shè)定該碼組為 01，同時(shí)輸出檢測(cè)結(jié)果標(biāo)志信號(hào)，即LED 燈亮。該檢測(cè)模塊有三個(gè)輸入信號(hào)，即時(shí)鐘信號(hào)輸入端 DIN,一個(gè)輸出信號(hào) Q 輸出檢測(cè)結(jié)果。圖4 輸入信號(hào) DIN 是一組串行二進(jìn)制碼，輸出信號(hào) Q 是檢測(cè)結(jié)果標(biāo)志信號(hào)，若檢測(cè)到預(yù)設(shè)碼組則其值為 1，否則為 0。檢測(cè)器每收到一個(gè)符合要求的串行碼，就需要一個(gè)狀態(tài)進(jìn)行記憶，因?yàn)橐髾z測(cè)的同步碼組有 10 位，因此需要 10 初始狀態(tài)，根據(jù)設(shè)計(jì)要求，設(shè)檢測(cè)器的初始狀態(tài)

10、為 S0。S0=0;S1=1;S2=11;S3=111;S4=1110;S5=11101;S6=111010;S7=1110101;S8=;S9=0;S10=01。序列檢測(cè)器的狀態(tài)轉(zhuǎn)換圖如下圖所示。圖中 S0/0 表示序列狀態(tài)機(jī)的狀態(tài)為 S0，輸出為 0。000011010101100110110S9/0S8/0S7/0S6/0S5/0圖5 從圖中可以看出，當(dāng)序列檢測(cè)器的狀態(tài)為S0，如果輸入信號(hào)為1，則狀態(tài)裝換為S1，否則維持原狀態(tài)；當(dāng)序列檢測(cè)器狀態(tài)為S1，如果輸入信號(hào)為1，則狀態(tài)裝換為S2，否則轉(zhuǎn)換為S0；當(dāng)序列檢測(cè)器的狀態(tài)為S2，如果輸入信號(hào)為1，則狀態(tài)轉(zhuǎn)換為S3，否則轉(zhuǎn)換為S0；當(dāng)序列檢

11、測(cè)器的狀態(tài)為 S3，如果輸入信號(hào)為0，則狀態(tài)轉(zhuǎn)換為S4，否則保持原態(tài)S3；當(dāng)序列檢測(cè)器的狀態(tài)為 S4，如果輸入信號(hào)為1，則狀態(tài)轉(zhuǎn)換為S5，否則轉(zhuǎn)換為S0；當(dāng)序列檢測(cè)器的狀態(tài)為 S5，如果輸入信號(hào)為 0，則狀態(tài)轉(zhuǎn)換為 S6，否則轉(zhuǎn)換為 S2；當(dāng)序列檢測(cè)器的狀態(tài)為 S6，如果輸入信號(hào)為 1，則狀態(tài)轉(zhuǎn)換為S7，否則轉(zhuǎn)換為S0；當(dāng)序列檢測(cè)器的狀態(tài)為S7，如果輸入信號(hào)為 0，則狀態(tài)轉(zhuǎn)換為 S9，否則轉(zhuǎn)換為S3；當(dāng)序列檢測(cè)器的狀態(tài)為S9，如果輸入信號(hào)為1，則狀態(tài)轉(zhuǎn)換為 S10，否則轉(zhuǎn)換為S0；當(dāng)序列檢測(cè)器的狀態(tài)為S10，此時(shí)輸出信號(hào)為1，如果輸入信號(hào)為0，則狀態(tài)轉(zhuǎn)換為 S0，否則轉(zhuǎn)換為 S1。頂層文件將各

12、個(gè)模塊完成以后，設(shè)置頂層文件，根據(jù)系統(tǒng)的原理框圖將各個(gè)模塊連接起來。按已經(jīng)確立的層次化設(shè)計(jì)思路，在圖形編輯中調(diào)入前面的層次化設(shè)計(jì)方案中所設(shè)計(jì)的底層的元件得到的頂層電路原理圖如下圖所示。圖6 實(shí)驗(yàn)箱上 20MHz 頻率輸入分成較小的時(shí)鐘頻率，如 等。所設(shè)計(jì)的分頻器的仿真波形如下圖所示。圖7 上圖中 clk 為原本實(shí)驗(yàn)箱上的時(shí)鐘輸入，經(jīng)過分頻器分頻后，輸出 Q 的頻率明顯比原頻 本次課設(shè)要求檢測(cè)的序列為 01，通過 VHDL 語言設(shè)計(jì)序列輸入的源程序，設(shè)計(jì)十個(gè)輸入口 p1p10 讓序列輸入，一個(gè)輸出口輸出到達(dá)的序列信號(hào) q。仿真波形如下圖所示。圖8 p1p10 輸入所要檢測(cè)的序列 01 q 輸出此

13、模塊的序列輸入口為 X，當(dāng)輸入口輸入的序列為所需檢測(cè)的序列時(shí)，輸出 Y 為邏輯 1，否則為邏輯 0。此模塊的仿真波形如下圖所示。圖9 各個(gè)模塊完成之后，按照系統(tǒng)原理框圖來搭建頂層整體電路，編譯成功后進(jìn)行仿真，整體電路的仿真波形如下圖所示。圖 在仿真部分，分頻器模塊、序列信號(hào)輸入模塊、序列檢測(cè)模塊均完全正確，頂層文件模塊的仿真出現(xiàn)錯(cuò)誤，最后應(yīng)該輸出一個(gè)高電平顯示序列信號(hào)檢測(cè)正確，但 Q 一直為低。經(jīng)反復(fù)檢查無法發(fā)現(xiàn)錯(cuò)誤。進(jìn)行硬件測(cè)試，輸出經(jīng) Quartus中的“PROGRAMMER”菜單，調(diào)出編程器窗口。一切就緒后，按下編程器窗口中的“START”按鈕，設(shè)計(jì)的內(nèi)容就開始下載到 CPLD 芯片中。然后經(jīng)過調(diào)節(jié)所設(shè)置的撥碼開關(guān)，一個(gè)控制清零，即序列檢測(cè)的開始與停止，接著的十個(gè)撥碼開關(guān)控制十位的二進(jìn)制碼，可以任意改變輸入序列，在實(shí)驗(yàn)箱上可觀察到，當(dāng)輸入序列為所需檢測(cè)的序列 01 時(shí)，設(shè)置的一位 LED 燈亮，改變