計(jì)算機(jī)組成實(shí)驗(yàn)加法器

1、實(shí)驗(yàn)四 實(shí)驗(yàn)五實(shí)驗(yàn)四、運(yùn)算器部件串行進(jìn)位加法器實(shí)驗(yàn)五、運(yùn)算器部件并行進(jìn)位加法器1一、實(shí)驗(yàn)?zāi)康?熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練運(yùn)用Vrilog HDL語言在Quartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真；了解譯碼器的原理并掌握常用譯碼器的設(shè)計(jì)方法。 2.掌握算術(shù)邏輯運(yùn)算器串行和并行進(jìn)位控制運(yùn)算器的原理，掌握組合邏輯電路在Quartus 中的圖形輸入方法及文本輸入方法。掌握串行進(jìn)位加法器和超前進(jìn)位加法器的不同。3掌握8位串、并進(jìn)位運(yùn)算器的工作及設(shè)計(jì)方法4掌握4位超前進(jìn)位74LS181的工作原理和使用方法5驗(yàn)證運(yùn)算功能發(fā)生器（181）的組合功能6能夠按給定數(shù)據(jù)，

2、完成實(shí)驗(yàn)指定的算術(shù)、邏輯運(yùn)算按給定數(shù)據(jù)，完成幾種指定的算術(shù)和邏輯運(yùn)算。21、串行進(jìn)位加法器 8 721A8 B8 A7 B7 A2 B2 A1 B1 C03實(shí)驗(yàn)內(nèi)容一：1、先用二輸入異或和與門圖形方法設(shè)計(jì)半加器，并將其設(shè)定為符號元件2、用1半加器符號元件，設(shè)計(jì)全加器 ，并將其設(shè)定為全加器符號元件43、用4個全加器元件設(shè)計(jì)4位或8位串行進(jìn)位加法器54、建立仿真文件，并進(jìn)行仿真分析實(shí)驗(yàn)內(nèi)容二6一位ALU單元 Xi=S2S3+S2S3(Ai+Bi)+S2S3(Ai+Bi)+S2S3Ai Yi=S0S1Ai+S0S1AiBi+S0S1AiBi7 一位ALU單元兩變量X和Y，可形成四個最小項(xiàng)，在二值空間

3、可組合成16種邏輯函數(shù):8 一位ALU單元FiFi =9一位ALU單元加上M和Ci形成的真值表S3S2S0S110i = (Ai + Bi) + Ci-1 Ci = AiBi + (Ai + Bi)Ci-1GPC1 = G1 + P1C0C2 = G2 + P2C1Cn = Gn + PnCn-1C1 = G1 + P1C0C2 = G2 + P2C1 = G2 + P2G1 + P2P1C0Cn = Gn + PnCn-1 = Gn + PnGn-1 + + PnPn-1P2P1C0 實(shí)驗(yàn)內(nèi)容二 并行進(jìn)位設(shè)計(jì)，用VHDL設(shè)計(jì)11實(shí)驗(yàn)前，要求做好實(shí)驗(yàn)預(yù)習(xí)，掌握運(yùn)算器ALU的特性，實(shí)驗(yàn)過程中，要

4、認(rèn)真進(jìn)行實(shí)驗(yàn)操作，仔細(xì)思考實(shí)驗(yàn)有關(guān)的內(nèi)容，把自己想得不太明白的問題通過實(shí)驗(yàn)去理解清楚，爭取得到最好的實(shí)驗(yàn)結(jié)果，達(dá)到預(yù)期的實(shí)驗(yàn)教學(xué)目的。試驗(yàn)完成后，寫出實(shí)驗(yàn)報(bào)告。124位超前進(jìn)位加法器LIBRARY IEEE;USE IEEE STD_LOGIC_1164.ALL;ENTITY adder4 IS PORT (a, b：IN STD_LOGIC_VECTOR (3DOWN TO 0 ) ci：IN STD_LOGIC; sum：OUT STD_LOGIC_VECTOR (3 DOWN TO 0 ); cout：OUT STD_LOGIC);END adde4r；ARCHITECTURE rtl_

5、adder4 OF adder4 IS SIGNAL g, p, c：STD_LOGIC_VECTOR (3 DOWN TO 0 )； BEGIN p(0) = a(0) OR b(0); p(1) = a(1) OR b(1); p(2) = a(2) OR b(2); g(0) = a(0) AND b(0);a3:0b3:0ciSum3:0cout13 g (1) = a(1) AND b(1); g(2) = a(2) AND b(2); g(3) = a(3) AND b(3); c(0) = g(0) OR (p(0) AND ci ); c(1) = g(1) OR (p(1)

6、AND g(0) OR (p(1) AND p(0) AND ci); c(2) = g(2) OR (p(2) AND g(1) OR (p(2) AND p(1) AND g(0) OR (p(2) AND p(1) AND p(0) AND ci); c(3) = g(3) OR (p(3) AND g(2) OR (p(3) AND p(2) AND g(1) OR (p(3) AND p(2) AND p(1) AND g(0) OR (p(3) AND p(2) AND p(1) AND p(0) AND ci); cout = c(3); sum(0) = a(0) XOR b(

7、0) XOR ci; sum(1) = a(1) XOR b(1) XOR c(0); sum(2) = a(2) XOR b(2) XOR c(1); sum(3) = a(3) XOR b(3) XOR c(2); END rtl_adder4; 14已知有兩個字長是16bit的串行補(bǔ)碼A，B；數(shù)據(jù)低位在前，高位在后，設(shè)計(jì)一個運(yùn)算器，能完成A，B兩數(shù)的加減運(yùn)算，并以并行方式輸出運(yùn)算結(jié)果！ LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU IS PORT(RESET,C

8、LK:IN STD_LOGIC;ADD,SUB:IN STD_LOGIC; -ADD為加法信號，SUB為減法信號 A:IN STD_LOGIC_VECTOR(15 DOWNTO 0);-十六位輸入 B:IN STD_LOGIC_VECTOR(15 DOWNTO 0); SO:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)-十六位運(yùn)算結(jié)果輸出 ); END ENTITY ALU; ARCHITECTURE ART OF ALU IS BEGIN PROCESS(CLK,RESET,ADD,SUB) BEGIN IF RESET=1 THEN SO0); ELSIF RISIN

9、G_EDGE(CLK) THEN IF ADD=1 THEN SO=A+B; END IF; IF SUB=1 THEN SO=A-B; END IF; END IF; END PROCESS; END ART; 15實(shí)驗(yàn)五 ALU 74LS181實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?1、了解運(yùn)算器的組成結(jié)構(gòu)； 2、掌握 74LS181 芯片和運(yùn)算器部件的工作原理。 3、了解 4 位函數(shù)發(fā)生器 74LS181 的組合功能,熟悉運(yùn)算器執(zhí)行算術(shù)操作和邏輯操作的具體實(shí)現(xiàn)過程; 4、驗(yàn)證驗(yàn)證運(yùn)算功能發(fā)生器(74LSl81)的組合功能。 。 5、按給定數(shù)據(jù)，完成實(shí)驗(yàn)指定的算術(shù)/邏輯運(yùn)算 二、實(shí)驗(yàn)內(nèi)容與方案 74LS181是

10、4位算術(shù)邏輯運(yùn)算器（ALU）,它可以進(jìn)行16種算術(shù)運(yùn)算和16種邏輯運(yùn)算。ALU進(jìn)行的運(yùn)算由S3，S2，S1，S0，Cn，M來決定。74LS181的邏輯功能表如表1所示。 1674LS 功能表說明：+表示或運(yùn)算，*表示與運(yùn)算，/表示非邏輯運(yùn)算加：表示算術(shù)加 減表示算術(shù)減運(yùn)算17控制信號說明：M：狀態(tài)控制端 1邏輯運(yùn)算，0算術(shù)運(yùn)算S3S2S1S0：運(yùn)算選擇控制A3A2A1A0:運(yùn)算數(shù)B3B2B1B0：運(yùn)算數(shù)CIN:最低位進(jìn)位 (CN=0有進(jìn)位，CN=1 無進(jìn)位）CN+4：本片產(chǎn)生的進(jìn)位 0有進(jìn)位，1無進(jìn)位F3F2F1F0：運(yùn)算結(jié)果，F(xiàn)3高位18驗(yàn)證181運(yùn)算器的邏輯功能和算術(shù)運(yùn)算功能6+B，F(xiàn)+1

11、，55+AA，邏輯運(yùn)算自己設(shè)定19驗(yàn)證181邏輯功能輸入兩個4位二進(jìn)制數(shù), 通過改變74ls181的S3、S2、S1、S0、M、CN控制信號的值來驗(yàn)證74ls181的算術(shù)邏輯功能。 實(shí)驗(yàn)內(nèi)容一20LIBRARY IEEE;-按正邏輯181功能表描述USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALU181 IS -加減、與或等運(yùn)算，根據(jù)181功能設(shè)計(jì)PORT(S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-16種操作 A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

12、-數(shù)據(jù)輸入 B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);-數(shù)據(jù)輸入 F:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-數(shù)據(jù)輸出 COUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M:IN STD_LOGIC;-控制方式選擇 CN:IN STD_LOGIC;-進(jìn)位標(biāo)志 CO:OUT STD_LOGIC;-進(jìn)位輸出 FZ:OUT STD_LOGIC);-結(jié)果為零END ALU181;ARCHITECTURE behav OF ALU181 ISSIGNAL A9:STD_LOGIC_VECTOR(8 DOWNTO 0);-第

13、8位是進(jìn)位SIGNAL B9:STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL F9:STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINA9=0&A;-增加1位進(jìn)位位B9IF M=0 THEN F9=A9+CN;ELSE F9IF M=0 THEN F9=(A9 OR B9)+CN;ELSE F9IF M=0 THEN F9=(A9 OR (NOT B9)+CN;ELSE F9IF M=0 THEN F9=000000000; -CN;ELSE F9IF M=0 THEN F9=A9+(A9 AND (NOT B9)+CN;ELSE F9IF M=0 T

14、HEN F9=(A9 OR B9)+(A9 AND (NOT(B9)+CN;ELSE F9IF M=0 THEN F9=A9-B9-CN;ELSE F9IF M=0 THEN F9=(A9 AND (NOT B9)-CN;ELSE F9IF M=0 THEN F9=A9 +(A9 AND B9)+CN;ELSE F9IF M=0 THEN F9=A9+B9+CN;ELSE F9IF M=0 THEN F9=(A9 OR (NOT B9)+(A9 AND B9)+CN;ELSE F9IF M=0 THEN F9=(A9 AND B9)-CN;ELSE F9IF M=0 THEN F9=A9 +A

15、9+CN;ELSE F9IF M=0 THEN F9=(A9 OR B9)+A9+CN;ELSE F9IF M=0 THEN F9=(A9 OR (NOT B9)+A9+CN;ELSE F9IF M=0 THEN F9=A9-CN;ELSE F9 F9=000000000;END CASE;IF (A9=B9) THENFZ=0;ELSE FZ=1;END IF;END PROCESS;F=F9(7 DOWNTO 0); CO=F9(8);COUT=0000 WHEN F9(8)=0 ELSE 0001;END BEHAV;23實(shí)驗(yàn)內(nèi)容三 選做8位運(yùn)算器設(shè)計(jì)，組間串行進(jìn)位輸入兩個8位二進(jìn)制數(shù),

16、 通過改變74ls181的S3、S2、S1、S0、M、CN控制信號的值來驗(yàn)證74ls181的算術(shù)邏輯功能。 24組間并行進(jìn)位2個74LS181,1個74LS182，設(shè)計(jì)8位ALU2526LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALU181 IS -加減、與或等運(yùn)算，根據(jù)181功能設(shè)計(jì)PORT(S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-16種操作 A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);-數(shù)據(jù)輸入 B:IN STD_LOG

17、IC_VECTOR(7 DOWNTO 0);-數(shù)據(jù)輸入 F:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-數(shù)據(jù)輸出 COUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M:IN STD_LOGIC;-控制方式選擇 CN:IN STD_LOGIC;-進(jìn)位標(biāo)志 CO:OUT STD_LOGIC;-進(jìn)位輸出 FZ:OUT STD_LOGIC);-結(jié)果為零END ALU181;ARCHITECTURE behav OF ALU181 ISSIGNAL A9:STD_LOGIC_VECTOR(8 DOWNTO 0);-第8位是進(jìn)位SIGNAL B9:STD

18、_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL F9:STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINA9=0&A;B9IF M=0 THEN F9=A9+CN;ELSE F9IF M=0 THEN F9=(A9 OR B9)+CN;ELSE F9IF M=0 THEN F9=(A9 OR (NOT B9)+CN;ELSE F9IF M=0 THEN F9=000000000; -CN;ELSE F9IF M=0 THEN F9=A9+(A9 AND (NOT B9)+CN;ELSE F9IF M=0 THEN F9=(A9 OR B9)+(A9 AND

19、(NOT(B9)+CN;ELSE F9IF M=0 THEN F9=A9-B9-CN;ELSE F9IF M=0 THEN F9=(A9 AND (NOT B9)-CN;ELSE F9IF M=0 THEN F9=A9 +(A9 AND B9)+CN;ELSE F9IF M=0 THEN F9=A9+B9+CN;ELSE F9IF M=0 THEN F9=(A9 OR (NOT B9)+(A9 AND B9)+CN;ELSE F9IF M=0 THEN F9=(A9 AND B9)-CN;ELSE F9IF M=0 THEN F9=A9 +A9+CN;ELSE F9IF M=0 THEN F9

20、=(A9 OR B9)+A9+CN;ELSE F9IF M=0 THEN F9=(A9 OR (NOT B9)+A9+CN;ELSE F9IF M=0 THEN F9=A9-CN;ELSE F9 F9=000000000;END CASE;IF (A9=B9) THENFZ=0;ELSE FZ=1;END IF;END PROCESS;F=F9(7 DOWNTO 0); CO=F9(8);COUT=0000 WHEN F9(8)=0 ELSE 0001;END BEHAV;27library ieee;use ieee.std_logic_1164.all;use ieee.std_logic

21、_unsigned.all;entity adder8 is port(cin: in std_logic; a,b: in std_logic_vector(7 downto 0); s: out std_logic_vector(7 downto 0); cout: out std_logic );end adder8;architecture beh of adder8 is signal sint: std_logic_vector(8 downto 0); signal aa,bb: std_logic_vector(8 downto 0);begin aa=0 & a (7 dow

22、nto 0); bb=0 & b(7 downto 0); sint= aa+bb+cin; s(7 downto 0) = sint (7 downto 0); cout= sint(8);end beh; 并行進(jìn)位加法設(shè)計(jì)28library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder8 is port ( A : in std_logic_vector(7 downto 0); B : in std_logic_vector(7 downto 0); cin: in std_logi