數(shù)字邏輯第3章數(shù)字電路

1、第3章 數(shù)字電路學(xué)習(xí)要求熟悉CMOS邏輯門的構(gòu)成和特性參數(shù)了解TTL邏輯門的構(gòu)成和特性參數(shù)了解有關(guān)數(shù)字電路電氣方面的基礎(chǔ)知識(shí)，以便構(gòu)建出符合實(shí)際要求的電路和系統(tǒng)了解CMOS電路電氣特性的幾個(gè)指標(biāo)熟悉噪聲容限、扇入、扇出等含義掌握影響速度的兩個(gè)因素：轉(zhuǎn)換時(shí)間與傳播速度 理解三態(tài)門、傳輸門、漏極開路門等工作原理學(xué)習(xí)內(nèi)容邏輯信號(hào)與門電路邏輯系列CMOS邏輯CMOS電路的電氣特性和動(dòng)態(tài)電氣特性三態(tài)門、傳輸門、漏極開路門雙極邏輯晶體管-晶體管邏輯TTL系列目的掌握有關(guān)數(shù)字電路電氣方面的堅(jiān)實(shí)的工作知識(shí)，構(gòu)建出實(shí)際電路和系統(tǒng)作業(yè)3.15，3.19，3.21，3.37， 3.38， 3.61，3.80，3.8

2、3思考1、普通門能進(jìn)行線與連接嗎？2、不同的CMOS邏輯門不用的輸入端的處理？3、不同的TTL邏輯門不用的輸入端的處理？4、三態(tài)門與漏極開路門結(jié)合應(yīng)用舉例中，如何保證使能端只能有一位輸入而同時(shí)禁止其它位3.1 邏輯信號(hào)與門電路數(shù)字邏輯（digital logic）將物理量實(shí)際值的無(wú)窮集映射為兩個(gè)子集，對(duì)應(yīng)于2個(gè)可能的數(shù)或邏輯值（logic values）：0和1，優(yōu)點(diǎn)：隱藏了模擬世界的缺陷。通過(guò)采用開關(guān)代數(shù)、表及其他抽象方法來(lái)描述電路中簡(jiǎn)單的0和1運(yùn)算，就可以對(duì)數(shù)字邏輯電路進(jìn)行功能上的分析與設(shè)計(jì)。通常，稱邏輯值0或1為二進(jìn)制數(shù)字（binary digit）或一位（b i t）若應(yīng)用中需要兩個(gè)以

3、上的離散值，可增加位數(shù)，n位數(shù)可代表2n個(gè)不同的組合值。關(guān)于0和1、高和低低：代數(shù)上表示低電壓范圍的信號(hào)，解釋為邏輯0；高：代數(shù)上表示高電壓范圍的信號(hào)，解釋為邏輯1。正邏輯（positive logic）用0對(duì)應(yīng)低、1對(duì)應(yīng)高負(fù)邏輯（negative logic）1對(duì)應(yīng)低、0對(duì)應(yīng)高（不太常用）邏輯電路可簡(jiǎn)單地表示為具有一定數(shù)目輸入輸出端的“黑匣子”數(shù)字電路分類組合電路時(shí)序電路組合電路-輸出只依賴于當(dāng)前輸入的邏輯電路其運(yùn)算操作可由真值表（truth table）完全描述真值表是一種由邏輯變量所有可能的取值組合與對(duì)應(yīng)的邏輯函數(shù)值所構(gòu)成的表格.時(shí)序電路-輸出不僅依賴于當(dāng)前輸入、還依賴于過(guò)去輸入的順序（

4、有記憶的電路）電路的特性可由狀態(tài)表（state table）和狀態(tài)圖（狀態(tài)表的另一種表示形式）來(lái)描述。狀態(tài)表列出了電路的輸出和下一狀態(tài)，而此時(shí)的輸出和狀態(tài)是當(dāng)前狀態(tài)和輸入的函數(shù)。次 態(tài) y2 (n+1)y1 (n+1)0 00 11 01 1現(xiàn) 態(tài) y2 y1 x = 0 x = 10 11 01 10 01 10 00 11 00001101101100110 x3種基本邏輯函數(shù)“與”（A N D）、“或”（O R）和“非”（N O T）能夠用來(lái)構(gòu)建任何組合數(shù)字邏輯電路“簡(jiǎn)單邏輯門電路”的功能 與門（A N D g a t e）：當(dāng)且僅當(dāng)所有輸入為1時(shí)，產(chǎn)生輸出1。 或門（O R g a t

5、 e）：當(dāng)且僅當(dāng)一個(gè)或多個(gè)輸入為1時(shí)，就產(chǎn)生輸出1。 非門（N O T g a t e）：通常稱為反相器（i n v e r t e r），它產(chǎn)生一個(gè)與輸入值相反的輸出。反相器符號(hào)輸出處的小圓圈稱為反相圈，表示“反相”特性復(fù)合邏輯門電路 復(fù)合門在邏輯功能上是簡(jiǎn)單邏輯門的組合，實(shí)際性能上有所提高。常用的復(fù)合門有與非門，或非門、與或非門和異或門等。(a) 異或門 (b) 異或非門定時(shí)圖（timing diagram）顯示了電路如何對(duì)時(shí)變模式的輸入信號(hào)產(chǎn)生響應(yīng)。邏輯信號(hào)在0和1之間的變化不是立即發(fā)生的，而且輸出對(duì)輸入變化的響應(yīng)會(huì)有一點(diǎn)延遲3.2 邏輯系列設(shè)計(jì)電子邏輯電路的方法有很多2 0世紀(jì)3 0年

6、代貝爾實(shí)驗(yàn)室開發(fā)的第一部電控邏輯電路是基于繼電器邏輯的 2 0世紀(jì)4 0年代中期的首部電子數(shù)字計(jì)算機(jī)（ E n i a c）是基于真空管的邏輯電路。2 0世紀(jì)5 0年代末期發(fā)明的半導(dǎo)體二極管和雙極結(jié)型晶體管2 0世紀(jì)6 0年代發(fā)明的集成電路（integrated circuit, IC）將二極管、晶體管以及其他元件都制作在一塊芯片上，2 0世紀(jì)6 0年還出現(xiàn)了第1個(gè)集成電路邏輯系列。2 0世紀(jì)6 0年首先出現(xiàn)的T T L2 0世紀(jì)9 0年代，T T L已基本被C M O S所取代2 0世紀(jì)8 0年代中期開始， M O S電路，尤其是互補(bǔ)M O S（complementary MOS）的進(jìn)步，大

7、大提高了其性能和通用性新的大規(guī)模集成電路，如微處理器和存儲(chǔ)器，大多采用C M O S電路采用T T L邏輯系列設(shè)計(jì)的小、中規(guī)模應(yīng)用場(chǎng)合，現(xiàn)在則也有可能采用C M O S器件，C M O S電路能實(shí)現(xiàn)同樣的功能，而速度更高、功耗更低 C M O S電路已占領(lǐng)了絕大部分世界I C市場(chǎng)C M O S邏輯是最容易理解并最適合商業(yè)數(shù)字邏輯技術(shù)的邏輯3.3 CMOS邏輯電平：電壓等級(jí)的高或低高電平：+5v (TTL邏輯理想情況下）低電平： 0v（TTL邏輯理想情況下）正邏輯：高電平用1表示，低電平用0表示典型的C M O S邏輯電路在5 V電源下工作，MOS晶體管M O S晶體管可被模型化為一種3端子壓控

8、電阻器件，將輸入電壓加到一個(gè)端子上，去控制其他兩端子間的電阻工作狀態(tài)電阻特別高（即晶體管“斷開”狀態(tài)）或特別低（即晶體管“導(dǎo)通”狀態(tài)）M O S晶體管分類n溝道型和p溝道型。M O S晶體管的柵極具有非常高的阻抗無(wú)論柵電壓如何，igs、isd0，Rgs、Rgd ，（大于兆歐）。流過(guò)這個(gè)電阻的電流非常小，典型值為低于1微安（A ，1 0-6A），該電流被稱為漏電流M O S晶體管的柵與源和漏之間有電容性耦合基本的C M O S反相器電路N M O S和P M O S晶體管以互補(bǔ)的方式共用就形成C M O S邏輯VinVoutVdd=+5.0VQ2 p溝道Q1 n溝道INOUT圖3-10 CMOS

9、反相器電路原理圖和邏輯符號(hào)VinQ1Q2Vout0.0(L)offon5.0(H)5.0(H)onoff0.0(L)電路功能Q2 p溝道，當(dāng)in為低電平時(shí)“導(dǎo)通”Q1 n溝道，當(dāng)Vin為高電平時(shí)“導(dǎo)通”“與非門”和“或非門”與非門或非門C M O S與非門和或非門具有不同的性能。對(duì)于相同的硅面積， n溝道晶體管的“導(dǎo)通”電阻比p溝道晶體管的要低當(dāng)晶體管串聯(lián)時(shí)， k個(gè)n溝道晶體管的“導(dǎo)通”電阻比k個(gè)p溝道晶體管的“導(dǎo)通”電阻低結(jié)果， k輸入的與非門通常比k輸入的或非門速度更快扇入在特定的邏輯系列中，門電路所具有的輸入端的數(shù)目，被稱為該邏輯系列的扇入實(shí)際上串聯(lián)晶體管“導(dǎo)通”電阻的可加性限制了C M

10、 O S門的扇入數(shù)典型地，或非門最多可有4個(gè)輸入，與非門最多可有6個(gè)輸入。非反相門CMOS“與或非”門AOI和“或與非”門OAIC M O S“與或非”門（ A O I）、“或與非”門（ O A I）的速度及其他電氣特性，與單獨(dú)的C M O S與非門或者或非門很具有可比性。可在一級(jí)延遲下實(shí)現(xiàn)二級(jí)邏輯（與-或”或“或-與”）一般使用“與或非”門由于許多硬件描述語(yǔ)言（ H D L）綜合工具能在合適條件下，自動(dòng)地將與/或邏輯轉(zhuǎn)化為與或非門，所以CMOS VLSI器件內(nèi)部通常都使用這些門電路3.4 CMOS電路的電氣特性 CMOS電路的電氣特性提供在很多場(chǎng)合下適用的工程設(shè)計(jì)容限（engineering

11、 design margins）這是電路在最壞的條件下仍能正常工作的保證有關(guān)CMOS電路的電氣特性參數(shù)包括:邏輯電壓電平、直流噪聲容限、扇出、速度、噪聲、靜電放電、漏極開路輸出、三態(tài)輸出CMOS穩(wěn)態(tài)電氣特性邏輯電壓電平正常條件下運(yùn)作的C M O S器件，能確保產(chǎn)生的輸出電壓電平處在定義好的“低”和“高”電壓范圍內(nèi)，而且能夠在更寬的范圍內(nèi)識(shí)別“低”和“高”的輸入電壓電平定義：低輸入電平2.4V 高輸入電平2 . 6伏 2.4 V2.6 V，反相器產(chǎn)生非邏輯輸出電壓。工程實(shí)踐表明，對(duì)低態(tài)和高態(tài)，應(yīng)采用更為保守的規(guī)格。用如表3 - 3所列出的數(shù)據(jù)表來(lái)說(shuō)明這些參數(shù)，參數(shù)定義如下：VO H m i n

12、輸出為高態(tài)時(shí)的最小輸出電壓。VI H m i n 能保證被識(shí)別為高態(tài)時(shí)的最小輸入電壓。VI L m a x 能保證被識(shí)別為低態(tài)時(shí)的最大輸入電壓。VO L m a x 輸出為低態(tài)時(shí)的最大輸出電壓。輸入電壓主要由兩種晶體管的開關(guān)門限電壓決定輸出電壓主要由晶體管的“導(dǎo)通”電阻決定。典型C M O S邏輯系列（ H C系列）的保守規(guī)格供電軌道電源電壓VC C與“地”之間的通路C M O S電平就是典型的供電軌道的函數(shù)：VOHmin VCC-0.1 VVIHmin VCC的7 0 %VILmax VCC的3 0 %VOLmax 地+0.1 V表3 - 3中的VOHmin為4.4 V，比VCC僅下降了0.

13、1 V，這是在VCC最小值（5 . 0-10% = 4.5 V）條件下指定的最壞值。直流噪聲容限是一種對(duì)噪聲程度的度量，表示多大的噪聲會(huì)使最壞輸出電壓被破壞成為不可識(shí)別的輸入值非負(fù)的直流噪聲容限能確保：由輸出所產(chǎn)生的低電壓最高值，總是要比可靠地解釋為“低”的輸入最高值還要低；而輸出所產(chǎn)生的高電壓最低值，總是要比可靠地解釋為“高”的輸入最低值還要高HC系列C M O S的低態(tài)狀態(tài)，低態(tài)直流噪聲容限=VILmax-VOLmax= 1.35 V -0 . 1 V=1.25 V高態(tài)直流噪聲容限=VOHmin-VIHmin =(4.5-0.1)-4.570%=4.4-3.15=1.25v通常，驅(qū)動(dòng)其他C

14、 M O S輸入時(shí)，C M O S輸出的直流噪聲容限都非常好。IIH 高態(tài)時(shí)流入輸入端的最大電流。IIL 低態(tài)時(shí)流入輸入端的最大電流。表3 - 3中所示的H C 0 0的輸入電流僅為 1 A 。C M O S器件的功耗遠(yuǎn)遠(yuǎn)小于雙極邏輯電路（如T T L和E C L）VOHmin3.5VVIHmin 1VOLmax1.5VVILmax 001VOHmin 輸出為高態(tài)時(shí)的最小輸出電壓。VIHmin 能保證被識(shí)別為高態(tài)時(shí)的最小輸入電壓。VILmax 能保證被識(shí)別為低態(tài)時(shí)的最大輸入電壓。VOLmax 輸出為低態(tài)時(shí)的最大輸出電壓。實(shí)際上是給出各種輸出狀態(tài)（高態(tài)或低態(tài)）下的最大負(fù)載，并確保該負(fù)載下最壞情況

15、的輸出電壓。負(fù)載以電流的形式給出：IOLmax 輸出低態(tài)且仍能維持輸出電壓不大于VOLmax時(shí)，輸出端能吸收的最大電流。IOHmax 輸出高態(tài)且仍能維持輸出電壓不小于VOHmin時(shí)，輸出端可提供的最大電流。當(dāng)電流從電源流經(jīng)負(fù)載、再流進(jìn)器件輸出端到地時(shí)，就稱器件輸出是吸收電流當(dāng)電流從電源流出器件輸出端、再經(jīng)負(fù)載到地時(shí)，就稱器件輸出是提供電流扇出邏輯門的扇出（f a n o u t）是指該門電路在不超出其最壞情況負(fù)載規(guī)格的條件下，能驅(qū)動(dòng)的輸入端個(gè)數(shù)。扇出不僅依賴于輸出端的特性，還依賴于它驅(qū)動(dòng)的輸入端的特性。如果與輸出相連的輸入數(shù)目過(guò)多，則電路的直流噪聲容限將變得不合適。扇出還會(huì)影響輸出在不同狀態(tài)間

16、的轉(zhuǎn)換速度扇出的計(jì)算必須考慮輸出的兩種可能狀態(tài)：高電平狀態(tài)和低電平狀態(tài)門電路的總扇出是高態(tài)扇出和低態(tài)扇出中的較小值。表3-4中是2 0直流扇出輸出在“常態(tài)”（高或低）時(shí)能驅(qū)動(dòng)的輸入端數(shù)目交流扇出輸出端對(duì)寄生電容的充放電能力即使直流扇出能滿足規(guī)格，要驅(qū)動(dòng)大量輸入端的C M O S輸出，不一定能滿意地實(shí)現(xiàn)從低態(tài)到高態(tài)（或者相反）的轉(zhuǎn)換，所以，必須考慮交流扇出不用的輸入端方法4：將不用的輸入端直接連接到電源或地上。注意：不用的C M O S輸入端絕不能懸空3.6 CMOS動(dòng)態(tài)電氣特性C M O S器件的速度和功耗在很大程度上取決于器件及其負(fù)載的動(dòng)態(tài)特性，即輸出端在不同狀態(tài)間轉(zhuǎn)換時(shí)電路的行為速度CMO

17、S 電路的輸出在低/高電壓之間轉(zhuǎn)換的速度，依賴于器件的內(nèi)部結(jié)構(gòu)及它要驅(qū)動(dòng)的其他器件的特性，甚至受到與輸出相連的連線或印制電路板上的線跡的影響，它取決于兩個(gè)特性：轉(zhuǎn)換時(shí)間和傳播延遲轉(zhuǎn)換時(shí)間邏輯電路的輸出從一種狀態(tài)變?yōu)榱硪环N狀態(tài)所需的時(shí)間，需要時(shí)間為其驅(qū)動(dòng)的連線或其他部件的寄生電容充電上升時(shí)間tr輸出從低態(tài)到高態(tài)的轉(zhuǎn)換時(shí)間 下降時(shí)間tf從高態(tài)到低態(tài)的轉(zhuǎn)換時(shí)間上升時(shí)間和下降時(shí)間很可能不相同。(a) 零時(shí)間轉(zhuǎn)換的理想情況(b) 更接近現(xiàn)實(shí)的近似(c) 實(shí)際的時(shí)序（表示出上升和下降時(shí)間）決定C M O S輸出的上升和下降時(shí)間主要的兩個(gè)因素：晶體管的“導(dǎo)通”電阻和負(fù)載電容。寄生電容有時(shí)也稱為電容負(fù)載（capacitive load）或交流負(fù)載（AC load）。傳播延遲信號(hào)通路（signal path）一個(gè)特定輸入信號(hào)到邏輯元件的特定輸出信號(hào)所經(jīng)歷的電氣通路傳播延遲（tp, propagation delay）指從輸入信號(hào)變化到產(chǎn)生輸出信號(hào)變化所需的時(shí)間。tpHL：輸出從高到低變化時(shí)，輸入變化引起相應(yīng)輸出變化的時(shí)