數(shù)字電路與邏輯設(shè)計(jì)第10章課件

1、第10章可編程邏輯器件PLD: Programmable Logic Device1 概述每個(gè)器件的邏輯規(guī)模小，功耗相對(duì)比 較大，用其構(gòu)成的系統(tǒng)布線復(fù)雜，占 用PCB ( Printed Circuit Board) 板面積大。按邏輯功能來分，數(shù)字電路芯片可劃分為:1. 通用型: TTL74系列、CMOS4000系列等 2.專用型：把系統(tǒng)的全部或部分模塊集成在一個(gè)芯片內(nèi)，稱為專用集成電路ASIC (Application Specific Integrated Circuit)?？梢越档凸?、提高系統(tǒng)的可靠性、保密性及工作速度。 2 ASIC是一種由用戶定制的集成電路。又可以分為全定制電路和半

2、定制電路。半定制電路：首先由制造廠制成標(biāo)準(zhǔn)的半成品，然后由制造廠根據(jù)用戶提出的邏輯要求，再對(duì)半成品進(jìn)行加工，實(shí)現(xiàn)預(yù)定的數(shù)字系統(tǒng)芯片。全定制電路：制造廠按用戶提出的邏輯要求，專門設(shè)計(jì)和制造的芯片。這類芯片專業(yè)性強(qiáng)，適合在大批量定性生產(chǎn)的產(chǎn)品中使用。常用的有電子表機(jī)芯、存儲(chǔ)器、中央處理器CPU芯片等。3硬件的軟化設(shè)計(jì)隨著集成電路制造工藝和編程技術(shù)的提高，早期的半定制電路的設(shè)計(jì)和編程都離不開制造廠。從20世紀(jì)70年代末開始，發(fā)展了一種稱為可編程邏輯器件（PLD）的半定制芯片。PLD芯片內(nèi)的硬件資源和連線資源也是由制造廠生產(chǎn)好的，但用戶可以借助功能強(qiáng)大的設(shè)計(jì)自動(dòng)化軟件（也稱設(shè)計(jì)開發(fā)軟件）和編程器，進(jìn)行

3、設(shè)計(jì)編程，實(shí)現(xiàn)所希望的數(shù)字系統(tǒng)。PLD的出現(xiàn)4中小規(guī)?？删幊唐骷删幊唐骷庑螆D5PLD的開發(fā)流程圖算法設(shè)計(jì)和電路劃分圖形輸入和文本輸入編譯和邏輯仿真設(shè)計(jì)實(shí)現(xiàn)目標(biāo)文件下載6可編程器件的下載方式通用編程器7接計(jì)算機(jī)并口用下載電纜下載示意圖用專用下載電纜下載（JTAG標(biāo)準(zhǔn)口）810.2 PLD的基本結(jié)構(gòu) 一、PLD實(shí)現(xiàn)各種邏輯功能的依據(jù) 在數(shù)字系統(tǒng)設(shè)計(jì)中，任何組合邏輯函數(shù)都能用“與或”式表達(dá)，從而可用“與”門和“或”門實(shí)現(xiàn)，而任何時(shí)序電路都是由組合電路加上存儲(chǔ)元件（FF）構(gòu)成的，這就是PLD實(shí)現(xiàn)各種邏輯功能的理論依據(jù)。 9二、傳統(tǒng)PLD的總體結(jié)構(gòu) 圖10.2.1 傳統(tǒng)PLD的總體結(jié)構(gòu) 輸出電路輸入

4、電路與陣列或陣列外部數(shù)據(jù)輸入數(shù)據(jù)輸出輸入項(xiàng)乘積項(xiàng)和項(xiàng)反饋組合電路存儲(chǔ)電路X1XjZ1ZkQ1 QmW1WlXQZW圖6.1.1 時(shí)序電路的結(jié)構(gòu)框圖1010.3 PLD的表示方法 1、互補(bǔ)緩沖電路1AAAAAA2.固定連接3.編程連接4.斷開（被擦除）115.與邏輯Z=ACE&ABCDEZ=A+C+E6.或邏輯ABCDE7、多路選擇器 00011011ABCDC0FC11210.4 PLD的分類 一、PLD的集成度分類 圖10.4.1 PLD的密度分類可編程邏輯器件PLD低密度可編程邏輯器件LDPLD高密度可編程邏輯器件HDPLDPROM PLAPALGALCPLDFPGA13分 類與陣列或陣列

5、輸出電路出現(xiàn)年代PROM固定可編程固定70年代初PLA可編程可編程固定70年代中PAL可編程固定固定70年代末GAL可編程固定可配置80年代初1.低密度可編程邏輯器件(LDPLD:Low-Density PLD) 輸出電路輸入電路與陣列或陣列外部數(shù)據(jù)輸入數(shù)據(jù)輸出輸入項(xiàng)乘積項(xiàng)和項(xiàng)反饋142.高密度可編程邏輯器件(HDPLD:High-Density PLD) (1)CPLD (Complex PLD)20世紀(jì) 80年代中。 20世紀(jì) 80年代中。 (2) FPGA(Field Programmable Gate Array) 結(jié)構(gòu)與LDPLD不同，通常采用一系列獨(dú)立的可編程邏輯模塊陣列組成，通過

6、布線資源將其連接。CBACBA15二、 PLD的制造工藝分類 1.一次性編程的PLD2.紫外線可擦除的PLD(EPLD) 20min ,幾十次。 3.電可擦除的PLD(EEPLD) 10ms,上千次。4.采用SRAM結(jié)構(gòu)的PLD無限次。（熔絲、反熔絲工藝）（EPROM工藝）（E2PROM、Flash工藝）（SRAM工藝）1610.5 可編程邏輯陣列 PLA 一、PLA基本結(jié)構(gòu) 圖10.4.1 PLA的基本結(jié)構(gòu) &117二、PLA應(yīng)用舉例 例 用PLA器件實(shí)現(xiàn)函數(shù) 解 ：用PLA器件實(shí)現(xiàn)，需3個(gè)輸入端，2個(gè)輸出端。 用卡諾圖法化簡(jiǎn)，得出F1、F2的最簡(jiǎn)與或式：相應(yīng)的實(shí)現(xiàn)電路如圖10.5.2所示。

7、18圖10.5.2 用PLA實(shí)現(xiàn)組合函數(shù)的設(shè)計(jì) &11910.6 可編程陣列邏輯 PAL除了具有與陣列(可編程)和或陣列（固定）以外，還有輸出和反饋電路：專用輸出結(jié)構(gòu)可編程輸入/輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)20圖10.6.2 專用輸出結(jié)構(gòu)&11特點(diǎn)：或非門輸出或互補(bǔ)輸出 目前常用的產(chǎn)品有 PAL10H8(10輸入，8輸出，高電平輸出有效)、PAL10L8、 PAL16C1(16輸入，1輸出，互補(bǔ)型輸出)等。21圖10.5.3 可編程輸入/輸出結(jié)構(gòu)1 這種結(jié)構(gòu)的或門輸出經(jīng)過三態(tài)輸出緩沖器，可直接送往輸出，也可再經(jīng)互補(bǔ)輸出的緩沖器反饋到與陣列輸入。即它既可作為輸出用，也可作為輸入用。用于實(shí)現(xiàn)

8、復(fù)雜的組合邏輯電路。22圖10.6.4 寄存器輸出結(jié)構(gòu)&1增加了DFF,整個(gè)PAL的所有DFF共用一個(gè)時(shí)鐘和輸出使能信號(hào)。可構(gòu)成同步時(shí)序邏輯電路目前常用的產(chǎn)品有 PAL16R4、PAL16R8(R表示寄存器輸出型)等。23圖10.5.5 異或輸出結(jié)構(gòu)&=11增加了異或門，使時(shí)序邏輯電路的設(shè)計(jì)得到簡(jiǎn)化。目前常用的產(chǎn)品有 PAL20X4、PAL20X8(X表示異或輸出型)等。24例1：用PAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。 解：使能輸入：EN；譯碼地址輸入：A1和A0；輸出為：Y0,Y1,Y2,Y3。由真值表可知：Y0=A1A0, Y1=A1A0,Y2=A1A0,

9、Y3=A1A0, 最好選用低電平輸出有效的專用輸出結(jié)構(gòu)或可編程I/O型PAL。由要求有使能輸出，應(yīng)選用帶有三態(tài)輸出的PAL器件。選用PAL16L8器件實(shí)現(xiàn)的簡(jiǎn)化示意如圖：2511 EN1 1 EN1 1 EN1 1 EN 1 1 1ENA0A1Y0Y1Y2Y3例1實(shí)現(xiàn)電路圖Y0=A1A0, Y1=A1A0,Y2=A1A0,Y3=A1A02610.7 通用陣列邏輯 GALGAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC（Output Logic Macro Cell），通過編程可以將OLMC設(shè)置成不同的輸出方式。這樣同一型號(hào)的GAL器件可以實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，即取代了

10、大部分PAL器件， 因此稱為通用可編程邏輯器件。如GAL16V8（V表示輸出方式可變）、271. GAL16V8的內(nèi)部結(jié)構(gòu)圖1個(gè)選通信號(hào)輸入反相器8個(gè)三態(tài)輸出緩沖反相器8個(gè)輸入緩沖器1個(gè)時(shí)鐘輸入緩沖器 20個(gè)引腳的器件；8個(gè)輸出反饋/輸入緩沖器 88個(gè)與門可實(shí)現(xiàn)16個(gè)輸入變量281.88個(gè)與門，可實(shí)現(xiàn)64個(gè)乘積項(xiàng)(Product Term)。2.每個(gè)與門有32個(gè)輸入端（每個(gè)乘積項(xiàng)可包含16個(gè)變量）。 3.每個(gè)輸出端最多只能包含8個(gè)乘積項(xiàng)，當(dāng)表達(dá)式邏輯化簡(jiǎn)后，乘積項(xiàng)數(shù)多于8個(gè)時(shí)，則必須適當(dāng)拆開，再分配給另一個(gè)OLMC。 4.最多有16個(gè)引腳作為輸入端（指16個(gè)輸入變量，CLK不屬于輸入變量），最

11、多有8個(gè)引腳作為輸出端。 29二、輸出邏輯宏單元（OLMC） 1. OLMC的結(jié)構(gòu)： 308輸入的或門DFF 異或門4個(gè)多路選擇器二、輸出邏輯宏單元（OLMC） 1. 結(jié)構(gòu)： 31乘積項(xiàng)數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器32表10.7.1 FMUX的控制功能表AC0 * AC1(n)AC1(m) * 反饋信號(hào)來源10本單元觸發(fā)器Q端11本單元I./O端01鄰級(jí)(m)輸出00低電平“0”(地)1 1 1 1 1 01 0 1 1 0 0 0 1 1 0 1 00 0 1 0 0 0 I/O（n）Q來自鄰級(jí)輸出(m)AC0AC1(n)AC1(m)332.GAL16V8的結(jié)構(gòu)控制字

12、GAL16V8的各種配置由結(jié)構(gòu)控制字確定。圖10.7.3 GAL16V8結(jié)構(gòu)控制字的組成32位乘積項(xiàng)禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘積項(xiàng)禁止位82位121516191219(n)(n)(n)PT63PT32PT31PT0343.OLMC的配置AC0=0AC1(n)=101(a)專用輸入模式351EN1CLKNCNCOENCNC來自鄰級(jí)輸出(m)至另一個(gè)鄰級(jí)CLKOE(a)專用輸入模式36(b)專用組合輸出模式1EN1CLKNCOENC=11VccXOR(n)NCNCNCCLKOE371EN1CLKNCOENC=11XOR(n)NCCLKNCOE

13、來自鄰級(jí)輸出（m）OLMC(n)I/O(n)NC來自與陣列反饋（c）反饋組合輸出模式38（d）時(shí)序電路中的組合輸出模式1EN1CLKOE=11XOR（n）CLKOE來自鄰級(jí)輸出(m)I/O(n)NC來自與陣列反饋39(e)寄存器輸出模式 AC0=1AC1(n)=01040(e)寄存器輸出模式 1EN1CLKOE=11XOR(n)CLKOE來自鄰級(jí)輸出（m）I/O(n)NC來自與陣列反饋OLMC(n)QDQ圖10.7.4 OLMC的5種工作模式下的簡(jiǎn)化電路 41例10.7.1 人的血型有A、B、AB、O型4種。輸血時(shí)輸血者的血型與受血者的血型必須符合圖10.7.6所示的關(guān)系。試用1片GAL16V

14、8設(shè)計(jì)一個(gè)邏輯電路，判斷輸血者的血型與受血者的血型是否符合上述規(guī)定。解：輸血者血型:X1、X2，受血者血型:X3、X4。取值組合為0011時(shí)，分別表示血型為A、B、AB、O型； 輸出F：F=1時(shí)，表示血型相符，否則，表示血型不符。 42根據(jù)題意得到真值表為： X1X2X3X4F0000100010001010011001000010110110101110100001001010101101101100111011111011111143由真值表，經(jīng)卡諾圖法化簡(jiǎn) X3X4X1X20001111000110111111111101X1X2X3X4F000010001000101001100100

15、0010110110101110100001001010101101101100111011111011111144NAME XUEXING;PARTNO 2004-06-07-01 ;REV V1.0;DATE 2004-06-07;DESIGNER YHX;COMPANY NUMBERONE;ASSEMBLY N0.1;LOCATION 11-1;/* INPUT PINS */PIN1,2,3,4=X1,X2,X3,X4;/* OUTPUT PINS */PIN 19 = F;/* LOGIC EQUATIONS */F= !X1&!X2&!X4 # X2&!X3&X4 # X1&X2 # X3&!X4;/* END */采用CUPL軟件實(shí)現(xiàn)，用文本方式描述待設(shè)計(jì)電路的邏輯功能。建立設(shè)計(jì)輸入文件（xuexing.pld）