數(shù)字集成電路復(fù)習(xí)筆記

1、數(shù)集復(fù)習(xí)筆記By瀟然2018.6.29名詞解釋專項(xiàng)摩爾定律：一個(gè)芯片上的晶體管數(shù)目大約每十八個(gè)月增長(zhǎng)一倍。傳播延時(shí)：一個(gè)門(mén)的傳播延時(shí)t定義了它對(duì)輸入端信號(hào)變化的響應(yīng)有多快。它表示一個(gè)信P號(hào)通過(guò)一個(gè)門(mén)時(shí)所經(jīng)歷的延時(shí)，定義為輸入和輸出波形的50%翻轉(zhuǎn)點(diǎn)之間的時(shí)間。由于一個(gè)門(mén)對(duì)上升和下降輸入波形的響應(yīng)時(shí)間不同，所以需定義兩個(gè)傳播延時(shí)。t定義為這個(gè)門(mén)的輸出由低至高翻轉(zhuǎn)的響應(yīng)時(shí)間，而t則為輸出由高至低翻轉(zhuǎn)pLHpHL的響應(yīng)時(shí)間。傳播延時(shí)t定義為這兩個(gè)時(shí)間的平均值：t=(t+t)/2。pppLHpHL設(shè)計(jì)規(guī)則：設(shè)計(jì)規(guī)則是指導(dǎo)版圖掩膜設(shè)計(jì)的對(duì)幾何尺寸的一組規(guī)定。它們包括圖形允許的最小寬度以及在同一層和不同層

2、上圖形之間最小間距的限制與要求。定義設(shè)計(jì)規(guī)則的目的是為了能夠很容易地把一個(gè)電路概念轉(zhuǎn)換成硅上的幾何圖形。設(shè)計(jì)規(guī)則的作用就是電路設(shè)計(jì)者和工藝工程師之間的接口，或者說(shuō)是他們之間的協(xié)議。速度飽和效應(yīng)：對(duì)于長(zhǎng)溝MOS管，載流子滿足公式：u=-yg(x)。公式表明載流子的速度正比于電場(chǎng)，且這一關(guān)系與電場(chǎng)強(qiáng)度值的大小無(wú)關(guān)。換言之，載流子的遷移率是一個(gè)常數(shù)。然而在(水平方向)電場(chǎng)強(qiáng)度很高的情況下，載流子不再符合這一線性模型。當(dāng)沿溝道的電場(chǎng)達(dá)到某一臨界值E時(shí)，載流子的速度C將由于散射效應(yīng)(即載流子間的碰撞)而趨于飽和。時(shí)鐘抖動(dòng)：在芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)的變化，即時(shí)鐘周期在每個(gè)不同的周期上可以縮短

3、或加長(zhǎng)。邏輯綜合：邏輯綜合的任務(wù)是產(chǎn)生一個(gè)邏輯級(jí)模型的結(jié)構(gòu)描述。這一模型可以用許多不同的方式來(lái)說(shuō)明，如狀態(tài)轉(zhuǎn)移圖、狀態(tài)圖、電路圖、布爾表達(dá)式、真值表或HDL描述。噪聲容限：為了使一個(gè)門(mén)的穩(wěn)定性較好并且對(duì)噪聲干擾不敏感，應(yīng)當(dāng)使“0”和“1”的區(qū)間越大越好。一個(gè)門(mén)對(duì)噪聲的靈敏度是由低電平噪聲容限nml和高電平噪聲容限nmhLH來(lái)度量的，它們分別量化了合法的“0”和“1”的范圍，并確定了噪聲的最大固定閾值：NM=V-VLILOLNM=V-VHOHIH溝道長(zhǎng)度調(diào)制：在理想情況下，處于飽和區(qū)的晶體管的漏端與源端的電流是恒定的，并且獨(dú)立于在這兩個(gè)端口上外加的電壓。但事實(shí)上導(dǎo)電溝道的有效長(zhǎng)度由所加的VDS調(diào)

4、制：增加VDS將使漏結(jié)的耗盡區(qū)加大，從而縮短了有效溝道的長(zhǎng)度。集膚效應(yīng)：高頻電流傾向于主要在導(dǎo)體的表面流動(dòng)，其電流密度隨進(jìn)入導(dǎo)體的深度而呈指數(shù)下降。開(kāi)關(guān)閾值：電壓傳輸特性（VTC）曲線與直線Vout=Vin的交點(diǎn)有比邏輯：有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價(jià)。在互補(bǔ)CMOS中，PUN（PullUpNetwork）的目的是當(dāng)PDN關(guān)斷在VDD和輸出之間提供一條有條件的通路。在有比邏輯中，整個(gè)PUN被一個(gè)無(wú)條件的負(fù)載器件所替代，它上拉輸出以得到一個(gè)高電平輸出。這樣的門(mén)不是采用有源的下拉和上拉網(wǎng)絡(luò)的組合，而是由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉

5、網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)責(zé)器件組成。時(shí)鐘偏差：我們一直假設(shè)兩相時(shí)鐘CLK和CLK完全相反，或產(chǎn)生反相時(shí)鐘信號(hào)的反相器的延時(shí)為0。但事實(shí)上，由于布置兩個(gè)時(shí)鐘信號(hào)的導(dǎo)線會(huì)有差別，或者負(fù)載電容可以因存儲(chǔ)在所連接的鎖存器中的數(shù)據(jù)不同而變化。這一影響稱為時(shí)鐘偏差。流水線：流水線是一項(xiàng)提高資源利用率的技術(shù)，它增加了電路的數(shù)據(jù)處理量。我們?cè)谶壿媺K之間插入寄存器，這使得一組輸入數(shù)據(jù)的計(jì)算分布在幾個(gè)時(shí)鐘周期中。這一計(jì)算過(guò)程以一種裝配線的形式進(jìn)行，因此得名流水線。電壓傳輸特性（VTC）：個(gè)邏輯門(mén)輸出電壓和輸入電壓之間的關(guān)系。信號(hào)擺幅（V）：最高輸出電平voh與最低輸出電平V“之差。swOHOL扇出：連接到驅(qū)動(dòng)門(mén)輸出端的

6、負(fù)載門(mén)的數(shù)目。扇入：一個(gè)門(mén)輸入的數(shù)目。MOS晶體管的閾值電壓：MOS晶體管發(fā)生強(qiáng)反型時(shí)Vgs的值GS體效應(yīng)：MOS晶體管的源極和襯底的電壓不相等亞閾值：對(duì)于NMOS晶體管，當(dāng)Vgs低于閾值電壓時(shí)，MOS晶體管已部分導(dǎo)通，這一現(xiàn)象稱為GS亞閾值。閂鎖效應(yīng)：在MOSH藝內(nèi)，同時(shí)存在的阱和襯底會(huì)形成寄生的n-p-n-p結(jié)構(gòu)，這些類似閘流管的器件一旦激發(fā)即會(huì)導(dǎo)致vdd和vss線短路，這通常會(huì)破壞芯片。組合邏輯電路：在任何時(shí)刻電路輸出與其當(dāng)前輸入信號(hào)間的關(guān)系服從某個(gè)布爾表達(dá)式，而不存在任何從輸出返回到輸入的連接。時(shí)序邏輯電路：電路的輸出不僅與當(dāng)前的輸入數(shù)據(jù)有關(guān)，而且也與輸入信號(hào)以前的值有關(guān)。電氣努力：一

7、個(gè)門(mén)的外部負(fù)載與輸入電容之間的比。邏輯努力：對(duì)于給定的負(fù)載，一個(gè)門(mén)的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比值建立時(shí)間：在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間。保持時(shí)間：在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時(shí)間。寄存器：邊沿觸發(fā)的存儲(chǔ)元件。鎖存器：電平敏感的器件。觸發(fā)器：由交叉耦合的門(mén)構(gòu)成的任何雙穩(wěn)態(tài)元件。二極管MOS晶體管1.優(yōu)點(diǎn)：開(kāi)關(guān)性能良好寄生效應(yīng)小集成度高制造工藝簡(jiǎn)單寄生效應(yīng)小集成度高2.手工分析標(biāo)準(zhǔn)模型手工分析時(shí)注意，一般都默認(rèn)為器件為短溝道，故在飽和區(qū)時(shí)Vmin通常取VDS。3.開(kāi)關(guān)模型DSAT613.27通過(guò)一個(gè)晶悴管使一個(gè)電容放電電路歡a和八皿處b。晶怵管的瞬態(tài)電阻等

8、于W/d）,它可以從寫(xiě)F軸的夾角書(shū)出等效電阻（過(guò)渡期間器件電阻的平均值）XH/C/D5JI6關(guān)于等效電阻的性質(zhì)JD5.1rLDDf54電流正比于W/L,電阻反比于vwl；VddVt+VdSat/2時(shí)，電阻與電源電壓無(wú)關(guān)*電源電壓接近Vt，電阻急劇增加4.MOS晶體管電容模型GSOGOO=gm二c嚴(yán)ip,xd為長(zhǎng)度交疊部分，Co取決于工藝溝道電容Leff為有效柵長(zhǎng)。在截止區(qū)時(shí)C獨(dú)占溝道電容，VV后器件進(jìn)入線性電阻區(qū)，此GBGST時(shí)反型層的產(chǎn)生使C降為零，溝道電容由柵源與柵漏端平分；V足夠大后，器件進(jìn)入飽和GBDS區(qū)，源端產(chǎn)生三分之二總溝道電容，而漏區(qū)認(rèn)為溝道電容為零。（b）申阻區(qū)囹刪至溝迺的電容

9、以尺工柞區(qū)罐對(duì)它在器件耳他三牛端口分布的影響OperationRegionJGrrcutoff00Iriode0J叫4Satiufltioii0（Zg工叫0擴(kuò)散電容（結(jié)電容）WL圖源區(qū)pr結(jié)詳圖底板pn結(jié)側(cè)壁pn結(jié)G,=丐母（礦+2XL,溝通阻昌注入S如+5-JX月畑“如xrERlMETER總結(jié)：一般來(lái)說(shuō)擴(kuò)散電容的影響至多與柵電容相等，并常常更小些。所以柵電容起主導(dǎo)地位。5.寄生電阻計(jì)口接觸電阻Rc源漏串聯(lián)電阻區(qū)星鍛3）串朕電険損竺（t）串胰電Fg*n串聯(lián)的話區(qū)利禰區(qū)電阻秀晶璉柢A/Vr門(mén)導(dǎo)線模型RC集總模型互連模型:RC集總模型Driver分布電容（用單位長(zhǎng)度電容表示）%丄丄丄丄丄丄HHHH

10、HH喚2.Elmore延時(shí)RC鏈Elmore延時(shí)RC鏈1-TI-.節(jié)點(diǎn)丄v處的延時(shí)（總延時(shí)）0=3屁f=1jfcI心Irv-Ci?i+?21+-+C/（fti+2+-4J）節(jié)點(diǎn)，處的延時(shí)（總延時(shí)）m=CiRiY屈嚴(yán)R+亠Cjbi+&+&）+（Gh+C“）庇+r2+R215.0對(duì)邏輯門(mén)的基本要求“再生”特性：邏輯門(mén)的“再生”特性能使被干擾的信號(hào)能恢復(fù)到名義的邏輯電平5.2靜態(tài)CMOS反相器概述CMOS電路的特點(diǎn)噪聲容限大邏輯電平與器件的相對(duì)尺寸無(wú)關(guān)（無(wú)比邏輯）穩(wěn)態(tài)時(shí)，輸出具有有限電阻輸入電阻極高靜態(tài)功耗小5.3CMOS靜態(tài)特性開(kāi)關(guān)閾值-.80.8注意VM與Wp與Wn的比值成正比，但其實(shí)變化并不敏

11、感，V=0.5V時(shí)Wp/Wn=3.5MDD影響傳輸特性的因素VDD產(chǎn)生的增益）降低a?善了理益（b）對(duì)非常低的理隊(duì)電壓橫箱特性變差降低VDD產(chǎn)生的影響：減少了能耗，但使門(mén)的延時(shí)增大一旦電源電壓與本征電壓（閾值電壓）變得可比擬，de特性就會(huì)對(duì)于器件參數(shù)（如晶體管閾值）的變化越來(lái)越敏感e.減小了信號(hào)擺幅，雖然幫助減少系統(tǒng)內(nèi)部噪聲，但對(duì)外部噪聲源更敏感工藝偏差inw的Mostr是指!溝道較短、較寬柵氣較薄、器件聞值較低好”P(pán)MOS咗”NMOS好NMOS1+leak減小功耗的方法首要選擇：減小電壓減小開(kāi)關(guān)電流減小物理電容6.2靜態(tài)CMOS設(shè)計(jì)特點(diǎn)：在每一時(shí)間（除切換期間），每個(gè)門(mén)的輸出總是通過(guò)低阻路徑

12、連至VDD或VSS靜態(tài)時(shí)，門(mén)的輸出值總是由電路所實(shí)現(xiàn)的布爾函數(shù)決定（忽略開(kāi)關(guān)周期內(nèi)的瞬態(tài)效應(yīng)）1.互補(bǔ)CMOS互補(bǔ)CMOS特點(diǎn)無(wú)比邏輯電源到地全擺幅，噪聲容限大、魯棒性好輸入阻抗極高，輸出阻抗低無(wú)靜態(tài)功耗傳播延時(shí)與負(fù)載電容以及晶體管的電阻有關(guān)、與扇入扇出有關(guān)開(kāi)關(guān)延時(shí)模型a.晶體管尺寸RR2RR工5422StGnt2卞3DT6OUTC)A2B22C86A但CHS6注意串聯(lián)尺寸加倍、并聯(lián)尺寸不變的原則b.傳播延時(shí)和扇入/扇出的關(guān)系CTBTBCT與廟入的關(guān)系；平方關(guān)系因?yàn)殡娮韬碗娙萃瑫r(shí)增加u與扇出的關(guān)系：線性關(guān)系畠出值每增加仁相出于在負(fù)按上增加兩個(gè)肘體管（一個(gè)FMQS個(gè)NMOS）的柵電容.與扇入及扇

13、出的關(guān)系;tp=3/+azFP+a3FO傳播延時(shí)在最壞悄況下與扇入數(shù)的平力成正比*因此延時(shí)迅譙加大.利用Elmore延時(shí)模型計(jì)算得.*搖近輸出端處的電容影響較大高速?gòu)?fù)雜門(mén)（降低延時(shí)的方法）加大晶體管尺寸b.逐級(jí)加大晶體管尺（越靠近輸出端尺寸越小，使越靠近電極端的電阻R）嗡出端A休管尺U遂次加X(jué)c.優(yōu)化晶體管次序（關(guān)鍵路徑上的晶體管靠近門(mén)的輸出端）d.重組邏輯結(jié)構(gòu)（降低每一級(jí)輸入數(shù)，減弱輸入與延時(shí)的平方關(guān)系）F=ABCDEFGHe.加入緩沖器減少電壓擺幅（降低延時(shí)、功耗，但使下一級(jí)驅(qū)動(dòng)電平減小，需要用靈敏放大器恢復(fù)）采用不對(duì)稱邏輯門(mén)輸入由L至H過(guò)腹時(shí)易吏輸出翻轉(zhuǎn)締入由H至L過(guò)渡時(shí)易丁使輸山翻轉(zhuǎn)應(yīng)

14、用在：只有一十方向的過(guò)渡足亟嬉的時(shí)嫌*特別足動(dòng)態(tài)電路中.設(shè)計(jì)輸入端完全對(duì)稱的邏輯門(mén)（減少不同輸入端驅(qū)動(dòng)時(shí)延時(shí)的差別）邏輯鏈的速度優(yōu)化反相器延時(shí)：切二切Jl+|般邏輯門(mén)的延時(shí)：=rpjpf+邑空一般邏輯門(mén)歸一至So的延時(shí)：（假設(shè)r-i+本征延時(shí)努力延時(shí)邏輯努力電氣努力=CoutlCind為歸一化延時(shí)，p為歸一化本征延時(shí)，g為邏輯努力，f為等效扇出（電氣努力）,h也被稱為門(mén)努力邏輯努力定義：對(duì)于給定的負(fù)載，一個(gè)門(mén)的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比值注：p、g與門(mén)的類型有關(guān)，與門(mén)的尺寸無(wú)關(guān)UnitInverterY=AAOI21AOI22YAYA*B+CABCY=A*B+C*DY

15、ABcD護(hù)bH4悩cTlDI2AcABComplexAOIr=*(B+C)+)*EDEABcBcDEDgA=3/3gA=6/39a=6/3gA=5/3p-3/3恥=6/3=e/3gH=8/3gc=5/39c=e/3gc=a/3p=7/3亦二陰弘詢p=12/3gE=8/3p=16/3如上圖，g的求法為對(duì)應(yīng)輸入的總柵電容數(shù)/3,p的求法為輸出端看進(jìn)去的所有柵了_Con-pciih十C-pathCOH-parh電容數(shù)/3分支影響in分支努力：b-C曲一poM中Cqf-曲川廣von-path分支努力b=l，無(wú)分支時(shí)b=l多級(jí)電路Dehy=X（Pi+grfi）_lonpath+qff-patii思考$F

16、*?第（級(jí)的努力匕h產(chǎn)g路徑的邏輯努力；G=陽(yáng)2路徑分支努力：B=bg“路徑的電氣努力十F=Cou/Cin路徑努力半H=Hh產(chǎn)GFB路徑延時(shí)：D匸Xdl=Eh；+Lpy二計(jì)算路徑的努力：H=GBF求最優(yōu)級(jí)數(shù)N-log4H二計(jì)算一級(jí)的努力h=二畫(huà)出具有這級(jí)數(shù)(N)的路徑的草圖從任意一邊開(kāi)始，求出各級(jí)的尺寸；気=Coufg/h利用邏輯努力確定速度最優(yōu)時(shí)尺寸的步驟步驟就這次考綱而言不需要記，但以后可能會(huì)需要，詳見(jiàn)P1862.有比邏輯有效負(fù)載(4)不對(duì)稱的上升和下降時(shí)間7TRfMUhp共N個(gè)晶體管*壩載(2)輸小疏電平Von-mi+VddKpd執(zhí)出低電平2E上升時(shí)町tpLH50.69RlCl下W吋臥t

17、pHL=069RDNCLC5)有靜態(tài)功耗ir驅(qū)動(dòng)推導(dǎo)過(guò)程必考)偽NMOS假設(shè)Vol相對(duì)于驅(qū)動(dòng)電壓CVdd-Vt)很小,而與V邛在數(shù)值上相等，丁是Mol可以近似為:G5Dkp+VTp)VDSATppWp2皿氟乞心迥基本特點(diǎn)：ii個(gè)輸入端的偽nMOS電路有n+1個(gè)管子；%的比例影響傳輸特性的形狀及反相器屐二的值：當(dāng)號(hào)動(dòng)管導(dǎo)通時(shí)，總有恒定的D（?電流（靜態(tài)功耗）：當(dāng)騾動(dòng)管和負(fù)載管均不導(dǎo)通吋.輸出電壓取決于管子的次開(kāi)啟特性（亞閾值電流）；噪聲容限疋Ml比Me差很多：6應(yīng)用場(chǎng)合：希望扇入扇出數(shù)少，晶休管數(shù)呂少，對(duì)低功耗要求不高的場(chǎng)合；比較適合于以NOR為基礎(chǔ)的結(jié)構(gòu)改進(jìn)方法：a.采用可變負(fù)載采用差分串聯(lián)電

18、壓開(kāi)關(guān)邏輯（DCVSL）H;li；iSiJ；iijiliiijiSJiJI.Q-3.=.;:;二二二L眇靈越-IT-a:/.n-UAVnHA,1-:!/s-rr-0、-3.傳輸管邏輯in2Il11訓(xùn)nsBIn_L1.5MnrV0.25MTYiI*(X5rrW,皿0.5im0.25pm2.SV斶借電壓損先引起F咬邀轎門(mén)的靜応功耗NMOS管Mn的闔值由干休效應(yīng)而變崗基本特點(diǎn)：由NMOS晶體管構(gòu)成，且成對(duì)出現(xiàn)輸入信號(hào)加在NMOS的柵端(G),以及源端(S)或者漏端(D)無(wú)靜態(tài)功耗(穩(wěn)態(tài)時(shí)，VDD到GND不存在導(dǎo)電通路)器件數(shù)目下降，從而降低了寄生電容缺點(diǎn)：存在閾值電壓損失差分傳輸管邏輯優(yōu)點(diǎn)：a結(jié)構(gòu)簡(jiǎn)

19、單b具有模塊化的特點(diǎn)穩(wěn)定有效的傳輸管設(shè)計(jì)a.電平恢復(fù)器采用零閾值輸出管傳輸門(mén)CABABC1作用：s為1時(shí)A傳入，S為0時(shí)B傳入Ex2.傳輸門(mén)XORB為1時(shí)F為A的非，B為0時(shí)左邊傳遞弱A，右邊傳遞強(qiáng)A41.動(dòng)態(tài)邏輯基本原理6.3動(dòng)態(tài)CMOS設(shè)計(jì)Twophaseoperation預(yù)充電Precharge(Clk=0)求值Evaluate(Clk=1)動(dòng)態(tài)邏輯特點(diǎn)：無(wú)比邏輯全擺幅輸出開(kāi)關(guān)速度快（輸入電容小，與偽NMOS相同）無(wú)靜態(tài)功耗，但總功耗高于靜態(tài)CMOS上拉改善，下拉速度變慢邏輯功能僅由PDN實(shí)現(xiàn)，晶體管數(shù)目N+2（面積小需要預(yù)充電、求值時(shí)鐘對(duì)漏電敏感，需要保持電路動(dòng)態(tài)門(mén)設(shè)計(jì)問(wèn)題電荷泄漏（主

20、要漏電流是亞閾值電流）cikMOut匚AClk漏電流的來(lái)源（亞閾值，二扱管）求值期間廠舷電期間電荷分享動(dòng)態(tài)電路中的電荷分辜動(dòng)態(tài)NAND靜態(tài)NAND時(shí)鐘饋通（時(shí)鐘輸入與動(dòng)態(tài)輸出結(jié)點(diǎn)之間電容耦合）電容耦合（動(dòng)態(tài)門(mén)驅(qū)動(dòng)靜態(tài)門(mén)，且輸出位于高阻結(jié)點(diǎn)態(tài)）入到襯底;2+閂鎖奴應(yīng)口4.多米諾邏輯ClkOut1InPDNPDNln5InM0T-0ln2Out2ClkTClkT組成：動(dòng)態(tài)邏輯+反相器多米諾邏輯可以串聯(lián)，數(shù)目取決于：在求值的時(shí)鐘階段，相串聯(lián)的各級(jí)動(dòng)態(tài)邏輯所能傳播的最大級(jí)數(shù)特征：u邏輯求值的傳播如同多米諾骨牌的傾倒U只能實(shí)現(xiàn)非反相的邏輯（所有的多米諾門(mén)均為非反相邏輯門(mén)）多米諾門(mén)為無(wú)比邏輯，但電平恢復(fù)電

21、踣為有比邏輯動(dòng)態(tài)節(jié)點(diǎn)必須在預(yù)充電期間完成預(yù)充電（這限制了PMOS的最小尺寸求值期間，輸入必須穩(wěn)定（對(duì)nfogic貝能有一個(gè)上升的過(guò)渡）速度非?？欤涸趥涿字Z門(mén)中，動(dòng)態(tài)門(mén)后面的靜態(tài)反相器可以設(shè)計(jì)成不對(duì)稱：丙為在求值階段，反相器的輸入端只有10的過(guò)渡輸入電羿減?。阂蚨鴏ogicaleffort較小加大多米諾門(mén)中反相器的PMOS可使反相器的Wvi上移可根期扇岀（F自口-out）情況優(yōu)化設(shè)計(jì)多米諾門(mén)中的反相器增加電平恢復(fù)電路可以減少漏電和電荷分辛問(wèn)題7.0時(shí)序邏輯電路概述存儲(chǔ)機(jī)理：基于正反饋（靜態(tài)）、基于負(fù)反饋（動(dòng)態(tài)）動(dòng)態(tài)靜態(tài)倍號(hào)町以“無(wú)限保持耍求定期劇新要求從存儲(chǔ)電荷的電容中讀出數(shù)擁時(shí)不會(huì)I漩所祁儲(chǔ)的

22、電荷、因此翌求通過(guò)盛輸入附抗器件（例如態(tài)反相離）來(lái)讀出數(shù)劇Latch（鎖存器）Latch以正電平透明Afll）省時(shí)斡是ift電平時(shí)j當(dāng)討鐘足低電平時(shí)鎖屐據(jù)Register（収上升沿社發(fā)為例奇右：帚一般為功沿觸紋,通赫由Latch構(gòu)戚*出時(shí)鐘上升時(shí)打人數(shù)捋*英余時(shí)間保恃魏據(jù)“Flip-flop任何由交義耦合的門(mén)形成的或橡電冏,包按耶、不區(qū)（套瞎振法）電瓠（注意概念背誦）_r11Q_1/Register（寄存器）/Flip亠flop（觸發(fā)器）7.1鎖存器止電平靈敬鎖存器PositiveLatch負(fù)電平靈敏鎖存器NegativeLtchInDO一OutdtcLK炳xwcg欷xxqOutOut3tQi

23、）iefollowsfr）Clk=1時(shí)Clk=Q時(shí)輸出保持宦笹出跟爼輯人（維持）（透明用7WXXX3郴ocOutOutsiblto!lowsInClk=0時(shí)Clk=1時(shí)輸出僱持穩(wěn)世魅出糾隨輸人（雉持】（透明）時(shí)間定義窗存甜?h；z（昨XrX）1數(shù)峯倉(cāng)災(zāi)f同時(shí)：cdrrg+cdlogic鼻hcrld訕：污染延時(shí)（ontaniinationdelay=最小延時(shí)minitmimdelay時(shí)I可i,“;在時(shí)斡信號(hào)阿上詢滔劉來(lái)電前，敕據(jù)輸人維甘穗定的吋間時(shí)間gw：虛時(shí)聲傳弓怖世旳謂刮來(lái)更庖”軾塀輸入螺特墜老的對(duì)冋1?親暗入槨芳率淆尺皿和1聞0制歎求.擾刃能菲致鞍憾彳獄齡倫X浄建遲時(shí)I可1“在皿和皿id榔

24、滿足更泵的前捉F.愉人端的就需在彘壞措此下的特弭缺時(shí)1丹（相對(duì)!時(shí)轉(zhuǎn)倍號(hào)J之涇裱紋斜到輸出藕研究不同時(shí)刻、一個(gè)信號(hào)所必須滿足的條件：最短時(shí)鐘周期QQQTTl筍入數(shù)抿nfFl猗Hl款皓強(qiáng)組合進(jìn)敏乎達(dá)XiftrJJ-Q沖汕伽町|因業(yè)要求：f旳_O十5“血&啟刃十匚切W丁Itp.tsnnb研究不同時(shí)刻(11.(1)時(shí)序參數(shù)對(duì)同步系統(tǒng)的影響(1)同步系統(tǒng)允許的最高時(shí)鐘頻率允許的最短時(shí)鐘周期二D2.多路開(kāi)關(guān)型鎖存器的管級(jí)實(shí)現(xiàn)CMOS傳輸門(mén)開(kāi)關(guān)研究同一時(shí)刻、不同信號(hào)所必須滿足的條件：防追尾繪丸尅攜Z)D卷卅鶴牖11)FF1輸出數(shù)音(OFF1翔訊羔琳1)經(jīng)爼合C：古檎定ftClliiEr2揃點(diǎn)炸/破壞了本應(yīng)

25、保持的數(shù)據(jù)I數(shù)損(2)應(yīng)保持穩(wěn)傘一(2)必須避免信號(hào)競(jìng)爭(zhēng)LOGIC輸由制$tlJtilJ樹(shù)Aft*研究同対刻(tl)匚小污染延時(shí)(confiimiiiiitiondoliy)二最小延時(shí)fmininiitmdelay)因此要求：切啤+心町角11tfhiCMOS傳輸管開(kāi)關(guān)僅NMOS憲現(xiàn)CLKCLK不車疊時(shí)鐘(Nun-overlappingulouks1）僅NMOS實(shí)現(xiàn)*電路簡(jiǎn)單，減少了時(shí)鐘負(fù)載（2）冇閾值電壓損失（影響噪聲容限和性能，可能引起靜態(tài)功耗7.2寄存器基于主從結(jié)構(gòu)的邊沿觸發(fā)寄存器CLK負(fù)Latchit；Latch建立時(shí)間：t=3t+t（CLK低電平時(shí)D必須通過(guò)II、Tl、13、12）su

26、pd_invpd_tx維持時(shí)間：t=0（高電平到來(lái)后T1關(guān)斷，輸入上的任何變化無(wú)法影響輸出）hold傳播延時(shí)：t=t+t（CLK高電平到來(lái)前，D已傳至I4,故高電平到來(lái)后數(shù)據(jù)通過(guò)c-qpd_txpd_invT3、I6）注意掌握分析方法，必考！）減小時(shí)鐘負(fù)載的靜態(tài)主從寄存器是以犧牲穩(wěn)定性為代價(jià)的CLK丄CLKCLKJLCLK存在缺點(diǎn)土（1）設(shè)計(jì)復(fù)雜性増加：尺寸設(shè)計(jì)裁尿證能強(qiáng)制寫(xiě)入反相導(dǎo)通：當(dāng)T:導(dǎo)通吋，第二個(gè)觸發(fā)雅有可能通過(guò)傳輸門(mén)12的耦合而影響第一個(gè)鯨笈器存儲(chǔ)的數(shù)據(jù).建立時(shí)間：t=td,（CLK低電平時(shí)D只需要通過(guò)T1，【2疋反向廣導(dǎo)新數(shù)據(jù)無(wú)法競(jìng)爭(zhēng)）supd_tx個(gè)小尺寸反相器，舊數(shù)據(jù)與維持時(shí)

27、間：t=0（高電平到來(lái)后T1關(guān)斷，輸入上的任何變化無(wú)法影響輸出）hold傳播延時(shí)：t=t+2tc-qpd_txpd_inv傳輸管主從下降沿觸發(fā)器CLK丄DIACLK丄JLTCLK1LTCLKA、B點(diǎn)存在閾值電壓損失建立時(shí)間：t=t+2t(CLK高電平時(shí)D必須到達(dá)B)supd_txpd_inv維持時(shí)間：t=0hold傳播延時(shí)：t=t+tc-qpd_txpd_inv7.3靜態(tài)SR觸發(fā)器有比CMOSSR觸發(fā)器DDi|CLK無(wú)靜態(tài)功耗晶體管尺寸的設(shè)計(jì)應(yīng)能保證狀態(tài)的正確翻轉(zhuǎn)M3、M6(M7.M8)尺寸要足夠大假如Q非的初態(tài)為1，那么M2應(yīng)為導(dǎo)通狀態(tài)；次態(tài)S為1,時(shí)鐘上升沿到來(lái)后，仍未關(guān)斷的M2管與已經(jīng)導(dǎo)

28、通的CLK與S管會(huì)在Q點(diǎn)產(chǎn)生競(jìng)爭(zhēng)；只有當(dāng)CLK、S管尺寸較大、飽和電流較大時(shí)，Q非才能盡快到0,從而使M4導(dǎo)通、Q為1、關(guān)斷M27.4動(dòng)態(tài)鎖存器和寄存器特點(diǎn)：結(jié)構(gòu)比靜態(tài)鎖存器、寄存器簡(jiǎn)單由于漏電，需要周期刷新需要輸入阻抗高的讀出器件，“不破壞”地讀信息解釋：寄存器求值期間，clk=1，節(jié)點(diǎn)A處于高阻抗?fàn)顟B(tài)；維持期間，clk=O,節(jié)點(diǎn)B處于高阻抗?fàn)顟B(tài)；建立時(shí)間：t=tsupd_T1維持時(shí)間：t=0hold傳播延時(shí)：t=t+t+tc-qpd_I1pd_T21pd_I2考慮時(shí)鐘重疊的影響：時(shí)的彩響ovErlaptflJ丿oirM即原有的輸入數(shù)擁D應(yīng)滿建保持時(shí)何要求）注意，不論是0-0交疊還是1-1交疊，都會(huì)產(chǎn)生短暫的從D到Q的直接通路。對(duì)于0-0交疊，也即Q輸出、下一刻Q要采樣D，此時(shí)為了避免D傳至B從而污染下一個(gè)數(shù)據(jù)，應(yīng)保M證其屆不到B；對(duì)于1-1交疊，也即下一刻T1關(guān)斷、Q采樣Q,此時(shí)為了避免D傳至A，應(yīng)M維持其處于D的狀態(tài)，也即加上維持時(shí)間（理想情況下上升沿一到來(lái)，T1直接關(guān)斷，不存在這樣的麻煩）C2M0S（時(shí)鐘控制CMOS）寄存器AlasterStageSlaveStage特點(diǎn)：對(duì)時(shí)鐘偏差不敏感，但仍需要保持thidtiholdoverlap1-1要求：時(shí)鐘邊沿的上升和下降時(shí)間足夠小真單相時(shí)鐘控制(TSPC,TrueSingle-PhaseClock