畢業(yè)設計（論文）-基于FPGA的實用多功能信號發(fā)生器的設計與制作

1、基于FPGA的實用多功能信號發(fā)生器的設計與制作基于FPGA的實用多功能信號發(fā)生器的設計與制作摘 要多功能信號發(fā)生器已成為現(xiàn)代測試領域應用最為廣泛的通用儀器之一，代表了信號源的開展方向。直接數(shù)字頻率合成(DDS)是二十世紀七十年代初提出的一種全數(shù)字的頻率合成技術，其查表合成波形的方法可以滿足產生任意波形的要求。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術，極大的提高函數(shù)發(fā)生器的性能，降低生產本錢。本文首先介紹了函數(shù)信號發(fā)生器的研究背景和DDS的理論。然后詳盡地表達了利用Verilog HDL描述DDS模塊的設計過程，以及設計過程中應注

2、意的問題。文中詳細地介紹了多種信號的發(fā)生理論、實現(xiàn)方法、實現(xiàn)過程、局部Verilog HDL代碼以及利用Modelsim仿真的結果。文中還介紹了Altera公司的DE2多媒體開發(fā)平臺的局部功能及使用，并最終利用DE2平臺完成了多功能信號發(fā)生器的大局部功能。包括由LCD顯示和按鍵輸入構成的人機界面和多種信號的發(fā)生。數(shù)字模擬轉換器是BURR-BROWN公司生產的DAC902。該信號發(fā)生器能輸出8種不同的信號，并且能對輸出信號的頻率、相位以及調制信號的頻率進行修改設定。關鍵詞：信號發(fā)生器；DDS；FPGA；DE2Practical FPGA-based multi function signal g

3、enerator design and productionAbstractMulti function signal generator has become the most widely used in modern testing field of general instrument, and has represented one of the development direction of the source. Direct digital frequency synthesis (DDS) is a totaly digital frequency synthesis te

4、chnology, which been put forward in the early 1970s. Using a look-up table method to synthetic waveform, it can satisfy any requirement of waveform produce. Due to the field programmable gates array (FPGA) with high integrity, high speed, and large storage properties, it can realize the DDS technolo

5、gy effectively, increase signal generators performance and reduce production costs.Firstly, this article introduced the function signal generator of the research background and DDS theory. Then, it described how to design a DDS module by Verilog HDL, and introduced various signal occurs theory, meth

6、od and the implementation process, Verilog HDL code and simulation results.This paper also introduces the function of DE2 multimedia development platform, and completed most of the functions of multi-function signal generator on DE2 platform finally. Including the occurrence of multiple signal and t

7、he man-machine interface which composed by LCD display and key input. Digital-to-analog converters is DAC902, which produced by company BURR-BROWN.This signal generator can output eight different kinds of signals, and the frequency of the output signal, phase and modulation frequency signal also can

8、 be modifyed.Key Words: Signal generator; DDS; FPGA; DE2目 錄論文總頁數(shù)：34頁 TOC o 1-3 h z u HYPERLINK l _Toc263623951 1 引言 PAGEREF _Toc263623951 h 1 HYPERLINK l _Toc263623952 課題背景 PAGEREF _Toc263623952 h 1 HYPERLINK l _Toc263623953 國內外波形發(fā)生器的開展現(xiàn)狀 PAGEREF _Toc263623953 h 1 HYPERLINK l _Toc263623954 本文研究的主要內容

9、 PAGEREF _Toc263623954 h 2 HYPERLINK l _Toc263623955 2 信號發(fā)生器原理 PAGEREF _Toc263623955 h 2 HYPERLINK l _Toc263623956 直接數(shù)字頻率合成技術的根本原理 PAGEREF _Toc263623956 h 2 HYPERLINK l _Toc263623957 2.2 相位偏移控制 PAGEREF _Toc263623957 h 3 HYPERLINK l _Toc263623958 多種信號的發(fā)生 PAGEREF _Toc263623958 h 3 HYPERLINK l _Toc2636

10、23959 方波的發(fā)生 PAGEREF _Toc263623959 h 3 HYPERLINK l _Toc263623960 三角波發(fā)生 PAGEREF _Toc263623960 h 4 HYPERLINK l _Toc263623961 鋸齒波發(fā)生 PAGEREF _Toc263623961 h 4 HYPERLINK l _Toc263623962 2.3.4 PWM信號發(fā)生 PAGEREF _Toc263623962 h 4 HYPERLINK l _Toc263623963 2.3.5 SPWM信號發(fā)生 PAGEREF _Toc263623963 h 5 HYPERLINK l _

11、Toc263623964 2.3.6 AM信號發(fā)生 PAGEREF _Toc263623964 h 5 HYPERLINK l _Toc263623965 2.3.7 FM信號發(fā)生 PAGEREF _Toc263623965 h 6 HYPERLINK l _Toc263623966 2.4 DDS 的特點 PAGEREF _Toc263623966 h 7 HYPERLINK l _Toc263623967 2.4.1 DDS 的優(yōu)點 PAGEREF _Toc263623967 h 7 HYPERLINK l _Toc263623968 2.4.2 DDS 系統(tǒng)的缺點 PAGEREF _To

12、c263623968 h 7 HYPERLINK l _Toc263623969 3 系統(tǒng)整體設計 PAGEREF _Toc263623969 h 8 HYPERLINK l _Toc263623970 硬件局部 PAGEREF _Toc263623970 h 8 HYPERLINK l _Toc263623971 3.1.1 DE2實驗板 PAGEREF _Toc263623971 h 8 HYPERLINK l _Toc263623972 3.1.2 LCD模塊 PAGEREF _Toc263623972 h 9 HYPERLINK l _Toc263623973 3.1.2 DAC902

13、 PAGEREF _Toc263623973 h 11 HYPERLINK l _Toc263623974 基于VERILOG的FPGA設計 PAGEREF _Toc263623974 h 12 HYPERLINK l _Toc263623975 軟件工具 PAGEREF _Toc263623975 h 12 HYPERLINK l _Toc263623976 3.3.1 Modelsim PAGEREF _Toc263623976 h 12 HYPERLINK l _Toc263623977 3.3.2 Quartus PAGEREF _Toc263623977 h 12 HYPERLINK

14、 l _Toc263623978 系統(tǒng)設計 PAGEREF _Toc263623978 h 13 HYPERLINK l _Toc263623979 3.4.1 系統(tǒng)初始化模塊 PAGEREF _Toc263623979 h 13 HYPERLINK l _Toc263623980 按鍵模塊和LCD模塊 PAGEREF _Toc263623980 h 13 HYPERLINK l _Toc263623981 3.4.3 RAM模塊 PAGEREF _Toc263623981 h 14 HYPERLINK l _Toc263623982 數(shù)據(jù)轉換模塊 PAGEREF _Toc263623982

15、h 15 HYPERLINK l _Toc263623983 3.4.5 DAC驅動模塊 PAGEREF _Toc263623983 h 15 HYPERLINK l _Toc263623984 系統(tǒng)的運行 PAGEREF _Toc263623984 h 15 HYPERLINK l _Toc263623985 4 Verilog HDL代碼實現(xiàn)與仿真 PAGEREF _Toc263623985 h 15 HYPERLINK l _Toc263623986 信號發(fā)生器模塊 PAGEREF _Toc263623986 h 15 HYPERLINK l _Toc263623987 頻率控制字和相位

16、累加器 PAGEREF _Toc263623987 h 15 HYPERLINK l _Toc263623988 4.1.2 相位偏移控制 PAGEREF _Toc263623988 h 16 HYPERLINK l _Toc263623989 正弦波發(fā)生模塊 PAGEREF _Toc263623989 h 17 HYPERLINK l _Toc263623990 4.1.4 方波發(fā)生模塊 PAGEREF _Toc263623990 h 17 HYPERLINK l _Toc263623991 4.1.5 三角波發(fā)生模塊 PAGEREF _Toc263623991 h 18 HYPERLINK

17、 l _Toc263623992 4.1.6 鋸齒波發(fā)生模塊 PAGEREF _Toc263623992 h 18 HYPERLINK l _Toc263623993 4.1.7 PWM信號發(fā)生模塊 PAGEREF _Toc263623993 h 19 HYPERLINK l _Toc263623994 4.1.8 SPWM信號發(fā)生模塊 PAGEREF _Toc263623994 h 19 HYPERLINK l _Toc263623995 4.1.9 AM信號發(fā)生模塊 PAGEREF _Toc263623995 h 20 HYPERLINK l _Toc263623996 4.1.10 FM

18、信號發(fā)生模塊 PAGEREF _Toc263623996 h 21 HYPERLINK l _Toc263623997 4.2 按鍵輸入模塊 PAGEREF _Toc263623997 h 22 HYPERLINK l _Toc263623998 4.3 LCD顯示模塊 PAGEREF _Toc263623998 h 23 HYPERLINK l _Toc263623999 4.4 RAM模塊 PAGEREF _Toc263623999 h 24 HYPERLINK l _Toc263624000 4.5 數(shù)據(jù)轉換模塊 PAGEREF _Toc263624000 h 25 HYPERLINK

19、l _Toc263624001 5 系統(tǒng)測試 PAGEREF _Toc263624001 h 26 HYPERLINK l _Toc263624002 5.1 控制及顯示局部測試 PAGEREF _Toc263624002 h 27 HYPERLINK l _Toc263624003 5.2 輸出頻率測試 PAGEREF _Toc263624003 h 27 HYPERLINK l _Toc263624004 信號發(fā)生測試 PAGEREF _Toc263624004 h 28 HYPERLINK l _Toc263624005 5.3.1 正弦波、方波、三角波、鋸齒波測試 PAGEREF _T

20、oc263624005 h 28 HYPERLINK l _Toc263624006 5.3.2 PWM信號測試 PAGEREF _Toc263624006 h 29 HYPERLINK l _Toc263624007 5.3.3 SPWM信號測試 PAGEREF _Toc263624007 h 29 HYPERLINK l _Toc263624008 5.3.4 AM信號測試 PAGEREF _Toc263624008 h 29 HYPERLINK l _Toc263624009 5.3.5 FM信號測試 PAGEREF _Toc263624009 h 30 HYPERLINK l _Toc

21、263624010 結 論 PAGEREF _Toc263624010 h 31 HYPERLINK l _Toc263624011 參考文獻 PAGEREF _Toc263624011 h 32 HYPERLINK l _Toc263624012 致 謝 PAGEREF _Toc263624012 h 33 HYPERLINK l _Toc263624013 聲 明 PAGEREF _Toc263624013 h 341 引言1.1課題背景傳統(tǒng)的信號發(fā)生器主要有兩類：正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間。它能夠提供正弦波、余弦波、方波、三角波等幾種常用標準波形，產生其它波形時，需要采用較

22、復雜的電路和機電結合的方法。這個時期的波形發(fā)生器多采用模擬電子技術，但是模擬器件構成的電路存在著尺寸大、價格貴、功耗大等缺點。而且要產生的信號波形越復雜，那么電路結構也會越復雜。同時還有兩個突出問題，一是通過電位器的調節(jié)來實現(xiàn)輸出頻率的調節(jié)，因此很難將頻率調到某一固定值；二是脈沖的占空比不可調節(jié)?，F(xiàn)代科學技術的飛速開展對信號源提出了越來越高的要求。這些要求主要表現(xiàn)在高分辨率、高輸出頻率、任意波形等方面。此時傳統(tǒng)的信號發(fā)生器已經無法滿足要求。直接數(shù)字頻率合成1Direct Digital Synthesizer簡稱DDS技術是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。這種

23、技術由美國學者JTiercy，MRader和BGold于1971年首次提出，但限于當時的技術和工藝水平，DDS技術僅僅在理論上進行了一些探討，而沒有應用到實際中去。但是隨著電子技術的飛速開展，微處理器性能大幅提高，高速的DA以及隨機存儲器大量涌現(xiàn)，DDS技術已經變得很容易實現(xiàn)。它已廣泛應用于通訊、雷達、遙控測試、電子對抗以及現(xiàn)代化的儀器儀表工業(yè)2等許多領域。將其與簡單電路相結合就可以精確模擬仿真各種信號。不管是在生產、實驗還是在科研與教學上，多功能信號發(fā)生器都是用于仿真實驗的最正確工具。隨著我國經濟和科技的開展，對相應的測試儀器和測試手段也提出了更高的要求，多功能信號生器己成為測試儀器中至關重

24、要的一類，因此開發(fā)多功能信號發(fā)生器具有重大意義。1.2國內外波形發(fā)生器的開展現(xiàn)狀早在1978年，由美國Wavetek公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為5MHz，可以形成256點波形數(shù)據(jù)，垂直分辨率為8bit，主要用于振動、醫(yī)療、材料等領域的第一代高性能信號源。經過將近30年的開展，伴隨著電子元器件、電路、及生產設備的高速化、高集成化，信號發(fā)生器的性能有了飛速的提高。信號發(fā)生器變得操作越來越簡單而輸出波形的能力越來越強。90年代末，出現(xiàn)幾種真正高性能、高價格的函數(shù)發(fā)生器，如HP公司推出了型號為HP770S的信號模擬裝置系統(tǒng)。它由HP9770A任意波形數(shù)字化和HPl776A波形發(fā)生軟件

25、組成。HP8770A實際上也只能產生8種波形，而且價格昂貴。不久以后，Analogie公司推出了型號為Data-2021的多波形合成器，Lecroy公司生產的型號為9100的任意波形發(fā)生器等。到了二十一世紀，隨著集成電路技術的高速開展，出現(xiàn)了多種工作頻率可到達GHz水平的DDS芯片，同時也推動了函數(shù)波形發(fā)生器的開展。2003年，Agilent公司的產品33220A能夠產生17種波形，最高頻率可到達20M，2005年的產品N6030A能夠產生高達500MHz的頻率，采樣的頻率可達1.25GHz。1.3本文研究的主要內容(1) 熟悉FPGA技術，學習verilog語言及仿真工具modelsim 和

26、綜合工具Quartus II的使用；(2) 熟悉DE2平臺的使用，并學會利用DE2平臺進行系統(tǒng)設計和開發(fā)；(3) 對DDS理論進行研究和分析，選擇一種適合于FPGA實現(xiàn)的方案；(4) 設計一個完整的實用的信號發(fā)生器系統(tǒng)，包括多種信號的發(fā)生、LCD顯示及按鍵控制等；(5) 利用DE2平臺實現(xiàn)信號發(fā)生器系統(tǒng)。2 信號發(fā)生器原理 直接數(shù)字頻率合成技術是根據(jù)奈奎斯特取樣定理，從連續(xù)信號的相位出發(fā)將一個信號取樣、量化、編碼，最后形成一個信號函數(shù)表，并且事先存于ROM 中。在信號合成時，通過改變相位累加器的頻率控制字，來改變相位增量，而相位增量的不同將導致一個周期內取樣點的不同，從而改變頻率。具體的DDS

27、實現(xiàn)時，是通過在采樣頻率不變的情況下，改變相位累加器的頻率控制字，將這種變化的相位、幅值量化的數(shù)字信號通過DA變換及濾波，最終得到合成的模擬信號。圖2-1 DDS的根本結構圖DDS主要由相位累加器、波形ROM、DAC以及低通濾波器等組成，如圖2-1所示。位相位累加器的位數(shù)為N，每一個取樣時鐘相位累加器都會對頻率控制字K進行累加。相位累加器的高位輸出作為波形 ROM 的地址，從而實現(xiàn)了波形相位到幅值的轉換。波形數(shù)據(jù)經DAC轉換得到階梯狀的信號，通過濾波器輸出相對平滑的波形。 如果相位累加器的長度為 N 位，時鐘脈沖頻率為，頻率控制字為 K，這時可得 DDS 的輸出頻率如公式2-1所示。 2-1由

28、公式2-1可以看出，相位累加器的長度N決定了累加器輸出的數(shù)字階梯波的頻率精度。而且N越大，得到波形的頻率精度就越高。另 K=1，即可得到 DDS 的頻率分辨率如公式2-2所示。 (2-2)由DDS的結構可以看出DDS輸出信號的頻率分辨率是由相位累加器的位數(shù)N決定，相位分辨率由ROM的尋址位數(shù)決定，而幅值分辨率是由DAC的數(shù)據(jù)位數(shù)所決定。2.2 相位偏移控制由相位累加器送出的相位地址經過查表進行從相位到幅度的轉換就可以得到需要的正弦波。假設在相位累加器的輸出相位上加上一個小的數(shù)值，那么查表后得到的數(shù)據(jù)也會相應的超前，也就是說此時的輸出波形的相位會相對于原來的波形超前。而且這個超前的相位值應該是和

29、在相位加器輸出相位上加的數(shù)值成正比的。設相位累加器輸出的相位是n位，當在當前相位累加器輸出的相位上疊加一個大小為p的數(shù)值后，現(xiàn)在輸出波形的相位相對于先前的相位就超前，如公式2-3所示。 2-3對于正弦波的發(fā)生，通常都采用上述查表的方法。當然這種方法也實用于其它的波形的發(fā)生。但是考慮到各種不同的波形的特點，也可以采用更為簡便的方法得到。同樣取相位累加器的最高幾位作為方波發(fā)生器的地址。根據(jù)相位累加器的原理可知，該地址是隨時間線性變化的，如圖2-2所示。假設ob正好為輸出波形的一個周期，那么在b點時地址應該剛好計滿，即地址的每一個二進制位都是1。那么可知在ob的中點a處以前地址的最高位都為0，而在a

30、點以后的地址最高位都為1。圖2-2 方波的發(fā)生利用這一特點，可以隨時檢查地址的最高位的電平。當最高位為低電平時為0時，那么說明此時處于方波前半個周期，這時輸出全部置1，輸出波形為高電平。反之，當?shù)刂返淖罡呶粸楦唠娖綖?時，輸出全部置0，輸出波形為低電平。這樣便可得到占空比為50%的標準方波，而且該方波的頻率正好等于相位累加器的溢出率。三角波發(fā)生同樣取相位累加器的最高幾位作為三角波發(fā)生器的地址。設ob正好為一個周期。圖2-3 三角波的發(fā)生在前半個周期輸出波形與地址的波形是一致的。利用這一點可以直接將地址信號作為輸出信號送出。在后半周期地址信號波形與輸出波形不相同，但是可以明顯的看出二者的斜率正好

31、相反。此時假設將地址信號全部按位取反，就可以得到輸出波形，如圖2-3所示。檢查地址信號的最高位的電平變化情況。當最高位為低電平時，直接將地址信號作為輸出信號送出；當最高位為高電平時，將地址信號全部按位取反再輸出。這樣就可以得到一個頻率正好等于相位累加器的溢出率的標準三角波。鋸齒波發(fā)生鋸齒波的波形與三角波的前半個周期相同，因此可以采用同樣的發(fā)生方式。取相位累加器的最高幾位作為地址，并將地址信號直接輸出就可以得到鋸齒波。同理，產生的鋸齒波的頻率也正好等于相位累加器的溢出率。2.3.4 PWM信號發(fā)生脈沖寬度調制(PWM)，是英文Pulse Width Modulation的縮寫，簡稱脈寬調制，是利

32、用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術，廣泛應用在從測量、通信到功率控制與變換的許多領域中。實際應用中通常是使用一個高精度的計數(shù)器來實現(xiàn)的。圖2-4 PWM信號的發(fā)生這里直接取相位累加器的最高幾位作為計數(shù)器。同時還需要一個存放器用于存放脈寬值。將計數(shù)器的值與存放器的值作比擬。當計數(shù)器值小于存放器值的時候，輸出為高電平；當計數(shù)器的值大于存放器的值的時候，輸出翻轉為低電平。這樣就能得到一個PWM信號，而且該信號的脈寬取決于存放器中數(shù)值的大小。當存放器值增加，那么輸出波形脈寬增大；當存放器值減小，那么輸出波形的脈寬減小，如圖2-4所示。 SPWM信號發(fā)生所謂SPWM，就是在PW

33、M的根底上改變了調制脈沖方式，脈沖寬度時間占空比按正弦規(guī)率排列，這樣輸出波形經過適當?shù)臑V波可以做到正弦波輸出。它廣泛地用于直流交流逆變器等，比方高級一些的UPS就是一個例子。三相SPWM是使用SPWM模擬市電的三相輸出，在變頻器領域被廣泛的采用。圖2-5 SPWM信號的發(fā)生SPWM信號可以通過一個頻率較低的正弦信號與另一個頻率較高的三角波信號做比擬得到。把正弦波看作調制信號，三角波看作載波，將二者經過比擬器調制得到SPWM信號。但是這種方法比擬麻煩，所以這里借鑒了前面所用過的PWM的發(fā)生方式。產生PWM波形的時候需要一個存放器用于存放脈寬值，通過修改該存放器的值就可以修改輸出波形的脈寬。那么，

34、如果當該存放器的值按正弦規(guī)律變化的話，輸出波形的脈寬值也會按正弦規(guī)律變化，如圖2-5所示。同樣取相位累加器的最高幾位作為計數(shù)器，而該相位累加器的溢出率就相當于是載波的頻率。調制信號的發(fā)生可以采用前面的正弦波的發(fā)生方式。但是這里需要另外一個獨立的相位累加器專門為正弦波發(fā)生器提供地址信號，該相位累加器的溢出率就是調制信號的頻率。再將正弦波值送到控制脈寬的存放器，經過與計數(shù)器的比擬就可以得到一個SPWM信號。2.3.6 AM信號發(fā)生在線性調制系列中，最先應用的一種幅度調制是全調幅或常規(guī)調幅，簡稱為調幅AM。不但在頻域中已調波頻譜是基帶調制信號頻譜的線性位移，而且在時域中，已調波包絡與調制信號波形呈線

35、性關系。 設調制信號為 2-4載波信號為 2-5根據(jù)調幅波的振幅與調制信號成正比，所以可得調幅波的表達式為 4 2-6調幅系數(shù)為 2-7在這里的正弦波的變化范圍都是從到，如圖2-6(a)所示。但是實際制作時的正弦波需要由前面講過的正弦波發(fā)生器來產生，它的變化范圍是0到n為ROM中存儲的數(shù)據(jù)的位數(shù)，如圖2-6(b)所示。令，那么可得到圖2-6 兩種正弦波 2-8于是調幅波的表達式可以表示為 2-9由于輸出信號不能小于零，所以還要在上疊加一個大小為的一個直流分量。同時令=1，那么可得 2-10其中，是調制信號， 是載波信號，兩路信號都必須由兩個完全獨立的電路產生。 FM信號發(fā)生FM信號即頻率調制信

36、號，它的特點是載波的頻率會隨調制信號的幅度變化而發(fā)生相應的偏移。設調制信號為 2-11載波信號為 2-12那么調頻信號可以表示為 2-13但是實際上這樣做起來會十分地復雜。根據(jù)前面的正弦波發(fā)生原理，輸出正弦波的頻率是由頻率控制字來決定，而且輸出頻率是隨頻率控制字的變化做線性變化。所以將調制信號直接作用于頻率控制字就可以輸出調頻信號。設在沒有調制信號的時候頻率控制字為，當輸入調制信號后就可得到 2-14在實際的正弦波發(fā)生器中產生的正弦波的變化范圍是0到n為ROM中存儲的數(shù)據(jù)的位數(shù),所以可得到 2-15其中調制信號必須由另外的獨立的電路來產生。2.4 DDS 的特點 2.4.1 DDS 的優(yōu)點 由

37、于 DDS 自身的數(shù)字化結構，它具有以下優(yōu)點： 1頻率分辨率高。從公式2-2可知，相位累加大的位數(shù)越多，輸出的信號的精度就會越高。 2頻率轉換時相位保持連續(xù)。在進行頻率轉換時只需要修改頻率控制字，而相位累加器中的值不會發(fā)生跳變。因此輸出的信號的相位也不會發(fā)生跳變。 3頻率切換時間短。通常頻率控制字的傳輸時間及以低通濾波為主的器件響應時間很短，因此高速 DDS 系統(tǒng)的頻率切換時間可以到達 ns 級。 4輸出的頻率范圍寬。DDS輸出的頻率最低一般可到達幾Hz，有的甚至可以到達1Hz以下。而輸出的最高頻率可到達系統(tǒng)時鐘的一半。5可以用于產生任意波形。通過事先在RAM中存儲波形，或通過一些數(shù)字合成的方

38、式，DDS可以產生任意波形。2.4.2 DDS 系統(tǒng)的缺點 從理論上說，DDS的最高輸出頻率只能到達系統(tǒng)時鐘頻率的一半，而且在實際應用中還要小于此值。要想獲得較高的輸出頻率，就必須提高系統(tǒng)的時鐘頻率，那么 DDS 系統(tǒng)的相位累加器、波形存儲器、D/A 轉換器等都必須同時工作在較高的時鐘頻率下。這樣的話，它的實現(xiàn)就依賴于高速數(shù)字電路和高速 D/A 轉換器。這也是 DDS 系統(tǒng)在早期沒有得到重視，直到最近幾年才迅速開展的原因。同時，DDS 系統(tǒng)先采用數(shù)字技術構成離散信號，再將該離散信號變換成模擬信號輸出。在此過程中必然會產生一定的誤差，尤其是要產生相位截斷誤差，因而噪聲和雜散是不可防止的。3 系統(tǒng)

39、整體設計 DE2實驗板DE2開發(fā)板是Altera公司針對大學教學及研究機構推出的FPGA多媒體開發(fā)平臺。DE2為用戶提供了豐富的外設及多媒體特性，并具有靈活而可靠的外圍接口設計。DE2能幫助使用者迅速理解和掌握實時多媒體工業(yè)產品設計的技巧，并提供系統(tǒng)設計的驗證。DE2平臺的設計和制造完全按照工業(yè)產品標準進行，可靠性很高3。圖3-1 DE2實驗板DE2平臺上提供的資源如下：(1) Altera Cyclone II系列的EP2C35F672C6 FPGA，內含35 000個邏輯單元(LE)；(2) 主動串行配置器件EPCS16U30；(3) 板上內置用于編程調試和用戶API設計的USB Blas

40、ter，支持JTAG模式和AS模式；(4) 512K字節(jié)SRAM；(5) 8M字節(jié)SDRAM；(6) 1M字節(jié)閃存(可升級至4M字節(jié))；(7) SD卡接口；(8) 4個按鍵KEY0KEY3；(9) 18個撥動開關SW0SW17；(10) 9個綠色LED燈LEDG0LEDG8；(11) 18個紅色LED燈LEDR0LEDR17；(12) 兩個板上時鐘源(50MHz晶振和27MHz晶振)，也可以使用外部時鐘；(13) 24位CD品質音頻的編/解碼器WM8371，帶有麥克風的輸入插座、線路輸入插座和線路輸出插座；(14) VGA DAC ADV7123 (含有3個10位高速DAC)及VGA輸出接口；

41、(15) 支持MTSC和PAL制式的TV解碼器ADV7181及TV接口；(16) 10M/100M以太網控制器DM9000AE及網絡接口；(17) USB主從控制器ISP1362及接口；(18) RS232收發(fā)器MAX232及接口； (19) PS2鼠標/鍵盤連接器；(20) IRDA收發(fā)器；(21) 帶二極管保護的兩個40腳擴展端口GPIO；(22) 216字符的LCD模塊；(23) 平臺通過插座接入直流9V供電，并有電源總開關；圖3-2 DE2板上的資源 LCD模塊數(shù)據(jù)顯示采用DE2板上自帶的LCD。該LCD模塊能顯示各種ASCII字符，每一行能顯示16個字符，共顯示兩行，一共能顯示32個

42、字符。模塊內部帶有ASCII碼字庫，不需要外部提供。模塊提供了8位并行和串行兩種通信方式，使用靈活。圖3-3 LCD結構LCD模塊內部有一個指令存放器和一個數(shù)據(jù)存放器，分別用于存入指令和數(shù)據(jù)。當管腳RS為0時，對模塊內部的指令存放器操；當管腳RS為1時，對模塊內部的數(shù)據(jù)存放器操作。管腳R/W為0明表示對模塊進行寫操作，管腳R./W為1時表示對模塊進行讀操作。這里只對模塊進行寫操作，具體的時序如圖3-4所示。圖3-4 LCD寫時序表3-1 LCD寫時序中的各種時間的意義及值的大小 DAC902DAC902是高速的12位數(shù)字模擬轉換器，最高轉換速率可達165MSPS。DAC902輸出電流信號，有較

43、高的輸出阻抗(200k)，輸出電流可達20mA。DAC902的輸出電流是兩路互補輸出的電流的總和。 (3-1)具體的輸出電流決定于送入DAC數(shù)據(jù)的大小， (3-2) (3-3)其中，Code是DAC的數(shù)據(jù)輸入字符的十進制表示形式。此外，是參考電流的100000倍，是由參考電壓和外部設置電阻，電流設置確定的。 (3-4)在輸出時需要一個負載電阻將電流信號轉化面電壓信號。那么最終輸出為公式3-5和公式3-6。 (3-5) (3-6) DAC902的寫操作非常簡單。將12位數(shù)據(jù)送到數(shù)據(jù)端口，通過控制時鐘信號的變化就可以將數(shù)據(jù)寫入，如圖3-5所示。圖3-5 DAC寫時序表3-2 DAC寫時序中的各時間

44、的意義SYMBOLDESCRIPTIONMINTYPMAXUNITSt1Clock Pulse High Timenst2Clock Pulse Low TimenstSData Setup TimenstHData Hold TimenstPDPropagation Delay Time(t1+t2)+1nstSETOutput Setting Time to 0.1%ns基于VERILOG的FPGA設計Verilog HDL是目前應用最為廣泛的硬件描述語言。Verilog HDL可以用來進行各種層次的邏輯設計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。Verilog HDL適合算

45、法級，存放器級，邏輯級，門級和幅員級等各個層次的設計和描述。Verilog HDL進行設計最大的優(yōu)點是其工藝無關性。這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據(jù)系統(tǒng)設計的要求施加不同的約束條件，即可設計出實際電路。Verilog HDL是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 編程語言為根底設計一種語言，可以使工程師比擬容易學習。 ModelsimMentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提

46、供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術、Tcl/Tk技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。 QuartusAltera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于Internet的協(xié)作設計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplic

47、ity等EDA供給商的開發(fā)工具相兼容。改良了軟件的LogicLock模塊設計功能，增添了FastFit編譯選項，推進了網絡編輯性能，而且提升了調試能力。QuartusII design 提供完善的 timing closure 和 LogicLock基于塊的設計流程。QuartusII design是唯一的一個包括以timing closure 和基于塊的設計流為根本特征的programmable logic device (PLD)的軟件。 Quartus II 設計軟件改良了性能、提升了功能性、解決了潛在的設計延遲等，在工業(yè)領域率先提供FPGA與mask-programmed device

48、s開發(fā)的統(tǒng)一工作流程。Quartus II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡送。系統(tǒng)的設計主要是基于DE2實驗平臺，具有友好的人機交互界面。具體包括了按鍵輸入、LCD顯示、系統(tǒng)初始化、RAM、數(shù)據(jù)轉換處理、信號發(fā)生器、DAC轉換幾個模塊，如圖3-6所示。系統(tǒng)時鐘選用DE2上自帶的50MHz時鐘信號。圖3-6 系統(tǒng)總框圖 系統(tǒng)初始化模塊當系統(tǒng)剛啟動時，RAM中并沒有任何數(shù)據(jù)。但是其它幾個模塊的運行卻必須依賴于RAM中的數(shù)據(jù)。為解決這個問題，這里專門設計了一個系統(tǒng)初始化模塊。模塊內部包括一塊ROM和RAM的寫時序控制電路。ROM包括

49、32個8位的靜態(tài)存儲器，能存放32個ASCII代碼，用于存放初始化數(shù)據(jù)。該初始化數(shù)據(jù)主要用于LCD顯示，其中包括了頻率、相位和波形發(fā)生方式的默認值。RAM的寫時序控制電路用于將ROM中的數(shù)據(jù)寫入RAM。按鍵模塊和LCD模塊DE2實驗板上共有四個按鍵，分別是KEY0到KEY3，如圖3-7所示。在普通模式下KEY1和KEY2用于波形發(fā)生模式的切換，并能過波形發(fā)生模式的切換輸出不同的波形。在此模式下按下KEY0就可以進入編程模式。在該模式下可以通過KEY1和KEY2對頻率或相位進行修改。KEY3可以使光標向左移動。在此模式下專門增加了一個撥碼開關SW0用于光標在上下行之間的切換。此時按下KEY0可以

50、返回普通模式，同時還可以將設定好的波形輸出。圖3-7 按鍵示意圖圖3-8 初始化時的LCD顯示LCD顯示模塊會不停的將RAM中的ASCII數(shù)據(jù)送到LCD顯示。圖3-8所示為剛初始化完成時LCD顯示內容。第一行顯示的數(shù)值為輸出信號的頻率，在SPWM、AM、FM三種波形發(fā)生模式下表示載波頻率。第二行左邊的數(shù)值在不同的波形發(fā)生模式下表示不同的意義。在正弦波、方波、三角波、鋸齒波四種波形發(fā)生模式下，該數(shù)據(jù)表示輸出波形的偏移相位數(shù)據(jù)范圍是0到360，單位是度；在PW波形發(fā)生模式下該數(shù)據(jù)表示輸出波形的占空比數(shù)據(jù)范圍是0%到100%；在SPWM、AM、FM發(fā)生模式下該數(shù)據(jù)表示調制信號的頻率單位是Hz。各種波

51、形發(fā)生方式的顯示內容如表3-3所示。表3-3 各種波形發(fā)生模式與LCD顯示的對照3.4.3 RAM模塊在系統(tǒng)的7個模塊中，RAM處于中心位置。它是由32個8位存儲器構成，能存儲32個ASCII代碼。它在系統(tǒng)中起著數(shù)據(jù)存儲、各模塊間數(shù)據(jù)交流以及協(xié)調各模塊間的有序運行的作用。RAM的數(shù)據(jù)交流功能包括：1在系統(tǒng)啟動時由初始化模塊將初始化數(shù)據(jù)寫入RAM；2LCD顯示模塊從RAM中讀出數(shù)據(jù)并顯示；3按鍵模塊從RAM中讀出數(shù)據(jù)，修改后又寫回RAM；4數(shù)據(jù)處理模塊從RAM中讀出數(shù)據(jù)并轉換。RAM它的協(xié)調作用包括：1在系統(tǒng)初始化完成之前禁止其它所有模塊對它的所有讀寫操作；2當有按鍵操作時關閉LCD顯示模塊和數(shù)

52、據(jù)轉換模塊；3當數(shù)據(jù)處理模塊運行時關閉LCD顯示模塊；4協(xié)調各模塊間的地址和數(shù)據(jù)信號。例如：LCD顯示時，需要將LCD顯示地址送入，同時將得到的數(shù)據(jù)送到LCD的數(shù)據(jù)端口；而在數(shù)據(jù)處理時那么需要將要處理數(shù)據(jù)的地址送入，同時將得到的數(shù)據(jù)送到數(shù)據(jù)處理模塊的相應端口。RAM中存儲的數(shù)據(jù)全部為ASCII數(shù)據(jù)，數(shù)據(jù)轉換模塊會將RAM中對應位置的ASCII數(shù)據(jù)轉換為二進制的頻率或相位數(shù)據(jù)。3.4.5 DAC驅動模塊要實現(xiàn)DA轉換首先需要將數(shù)字信號送到DAC的數(shù)字輸入端。這里利用DE2實驗板上提供的普通IO口GPIO_1作為與DAC芯片的連接端口。其中DAC時鐘采用系統(tǒng)時鐘。圖3-9 GPIO與DA的連接3.

53、4.6系統(tǒng)的運行系統(tǒng)的運行主要包括以下幾種情形：(1) 系統(tǒng)剛啟動時，系統(tǒng)初始化模塊將初始化數(shù)據(jù)寫入RAM；(2) LCD顯示模塊實時將RAM中的ASCII字符直接顯示出；(3) 在按鍵操作時直接修改RAM中的相應數(shù)據(jù)；(4) 在按鍵操作完成后，數(shù)據(jù)轉換處理模塊要將RAM中的ASCII代碼轉換成相應的頻率值或相位值，同時將該頻率值或相位值送到信號發(fā)生器；(5) 信號發(fā)生器根據(jù)得到的頻率或相位值產生相應的信號，該信號最后將通過DAC驅動模塊送到外部DAC進行DA轉換。4 Verilog HDL代碼實現(xiàn)與仿真頻率控制字和相位累加器根據(jù)公式2-1可得 4-1取相位累加器的位數(shù)N=32，Verilog

54、 HDL代碼如下：module fre_ctrl(fre, fre_word); input 19:0fre; /頻率值 output 31:0fre_word; /頻率控制字 assign fre_word = 64h1_0000_0000 * fre / 32d50_000_000;endmodule為相位累加器代碼如下：module phase_adder(clk, rest,fre_word, add_phase); input clk,rest; input 31:0fre_word; output 12:0add_phase; reg 31:0A; /累加器存放器 assign a

55、dd_phase = A31:19; / 輸出地址 always(posedge clk,negedge rest) begin if(!rest) A = 32h0; else A = A + fre_word; endendmodule兩個模塊的modelsim仿真結果如圖4-1所示。圖4-1 相位累加器的仿真結果 相位偏移控制由式公式2-3可得公式4-2。 4-2取相位累加器的輸出相位位寬為n=13得到Verilog HDL代碼如下：module phase_ctrl(set_phase,add_phase,phase);input 8:0set_phase; /設定的相位超前量inpu

56、t 13:0add_phase; /相位累加器的輸出相位output 8:0phase; /輸出相位assign phase12:3 = add_phase12:3 + (18d512 * set_phase)/9d360;assign phase2:0 = add_phase2:0;endmodule模塊的modelsim仿真結果如圖4-2所示。圖4-2 相位偏移控制的仿真結果正弦波發(fā)生模塊正弦波的每個周期采樣512個點，數(shù)據(jù)位寬為12位。ROM中存儲了一個完整的周期。正弦波發(fā)生器模塊的Verilog HDL代碼如下：module sine_gene(phase,sine_out); inp

57、ut 8:0phase; output 11:0sine_out; sine_rom sinerom(phase,sine_out);endmodule模塊的modelsim仿真結果如圖4-3所示。圖4-3 正弦波發(fā)生模塊仿真結果 方波發(fā)生模塊Verilog HDL代碼如下：module square_gene(phase,square_out);input 8:0phase;output 11:0square_out;reg 11:0square_out;always (*)beginif(phase8)square_out = 12h000;elsesquare_out = 12hfff;

58、end endmodule模塊的modelsim仿真結果如圖4-4所示。圖4-4 方波發(fā)生模塊仿真結果 三角波發(fā)生模塊三角波發(fā)生模塊Verilog HDL代碼如下：module triangle_gene(phase,triangle_out);input 12:0phase;output 11:0triangle_out;reg 11:0triangle_out;always (*)beginif(phase12)triangle_out = phase11:0;elsetriangle_out = phase11:0;end endmodule模塊的modelsim仿真結果如圖4-5所示。

59、 圖4-5 三角波發(fā)生模塊的仿真結果 鋸齒波發(fā)生模塊鋸齒波發(fā)生模塊Verilog HDL代碼如下：module sawtooth_gene(phase,sawtooth_out);input 11:0phase;output 11:0sawtooth_out;reg 11:0sawtooth_out;always (*)beginsawtooth_out = phase;endendmodule模塊的modelsim仿真結果如圖4-6所示。 圖4-6 鋸齒波發(fā)生模塊仿真結果 PWM信號發(fā)生模塊PWM發(fā)生模塊Verilog HDL代碼如下：module PWM_gene(dutycycle,ph

60、ase,PWM_out); input 7:0dutycycle; input 8:0phase; output 11:0PWM_out; reg 11:0PWM_out; wire 8:0PW; assign PW = (dutycycle%100)*512/100; always * begin if(phase PW) PWM_out = 12hfff; else PWM_out = 12h000; end endmodule當輸出頻率為10kHz、占空比為30%時的modelsim仿真結果如圖4-7所示。圖4-7 PWM信號發(fā)生模塊仿真結果 SPWM信號發(fā)生模塊SPWM發(fā)生模塊Veri