軟硬件協(xié)同設(shè)計

1、軟硬件協(xié)同設(shè)計HW/SW Co-designBy yuhong_hao12.12.20021Contents：Part one : 軟硬件協(xié)同設(shè)計的引入；Part two : 軟硬件協(xié)同設(shè)計所涉及到的內(nèi)容:1. HW-SW Co-design Flow 2. Contemporary Co-design Framework3. HW-SW partition4. HW-SW Co-synthesis5. HW-SW co-simulationPart three : 目前支持軟硬件協(xié)同設(shè)計的工具介紹。2Part One軟硬件協(xié)同設(shè)計的引入3系統(tǒng)集成芯片設(shè)計方法學(xué)的內(nèi)容 1. 以軟硬件協(xié)同設(shè)計(

2、Software/Hardware Co-Design)2. 具有知識產(chǎn)權(quán)的內(nèi)核(Intellectual Property Core簡稱IP核) 復(fù)用3. 超深亞微米(Very Deep Sub-Micron,簡稱VDSM)技術(shù)為支撐的系統(tǒng)集成芯片是國際超大規(guī)模集成電路的發(fā)展趨勢和新世紀集成電路的主流4Problems with Past Design Method缺少統(tǒng)一的軟硬件表示方法劃分依靠先驗定義不能夠驗證整個系統(tǒng)通過 HW/SW 邊界時很難發(fā)現(xiàn)不兼容問題缺少成熟的設(shè)計流程上市時間問題描述更改變得困難Need Hardware-Software Co-Design5軟硬件協(xié)同設(shè)計理論

3、體系 系統(tǒng)任務(wù)描述 (System Task Description )軟硬件劃分 (Hardware/Software Partition)軟硬件協(xié)同綜合 (Hardware/Software Co-synthesis)軟硬件協(xié)同仿真 (HardwareSoftware Co-simulation)與系統(tǒng)設(shè)計相關(guān)的低壓低功耗設(shè)計，可測性設(shè)計等等。61. HW/SW Co-design 發(fā)展過程:軟硬件協(xié)同設(shè)計早期主要是針對一個特定的硬件如何進行軟件開發(fā)或根據(jù)一個已有的軟件實現(xiàn)具體的硬件結(jié)構(gòu)。前者是一個經(jīng)典的軟件開發(fā)問題軟件性能的好壞不僅僅取決于軟件開發(fā)人員的技術(shù)水平，更有賴于所使用的硬件平臺

4、；后者是一個軟件固化的問題實現(xiàn)的途徑可以是采用一個與原有軟件平臺相同的硬件處理器，并將軟件代碼存儲于存儲器當中，也可以是在充分理解軟件的內(nèi)在功能之后完全用硬件來實現(xiàn)軟件的功能。72. 了解HW-SW Co-design? HW-SW Co-design目的是為hardware和software的協(xié)同描述,驗證和綜合提供一種集成環(huán)境。 How can this be achieved?涉及以下技術(shù)嵌入式系統(tǒng)設(shè)計, 實時系統(tǒng)設(shè)計, 硬件設(shè)計，軟件設(shè)計.8Concurrent design（并行設(shè)計）Traditional design flow Concurrent (codesign) flow

5、HWSWStartStart HWSWDesigned by independent groups of expertsDesigned by Same group of experts with cooperation93. Why co-design?縮短開發(fā)周期取得更好的設(shè)計效果滿足苛刻的設(shè)計限制 這種平臺的推出將不僅包含芯片本身，還必須包含完整的開發(fā)系統(tǒng)和典型應(yīng)用實例，而供應(yīng)商提供的服務(wù)和技術(shù)支持也當然要成為產(chǎn)品不可分割的一部分。104. Hardware/Software Co-Design Goals and Requirements統(tǒng)一的設(shè)計方法執(zhí)行獨立設(shè)計/執(zhí)行驗證自動生成Ha

6、rdware and Software 綜合115. Co-design 環(huán)境：Research（研究）CADLab, SIR/CASTLE (Germany), Chinook, COSMOS, COSYMA, CoWare, DICE, COMET, LYCOS (Denmark), POLIS, Ptolemy, Riley, TOSCA, AKKA, CODES, VIOOL, COOLCommercial（商業(yè)） ArchGen (Synergy System Design, Inc.), Mentor Graphics, Synopsys, Synthesia-Cadence, C

7、o-design Automation-Synopsys, Celoxica, CoWare, etc.12到目前為止，商業(yè)系統(tǒng)的限制：1. 典型的手動劃分 2. 固定應(yīng)用領(lǐng)域(carefully very specialized)3. 逐漸增長的評估需求支持很弱(no abstract models)4. 主要強調(diào)性能5. 模型的連貫性在設(shè)計重用中不被支持商業(yè)系統(tǒng)更強調(diào)協(xié)同驗證(co-verification)方面(more achievable goal)13Part two軟硬件協(xié)同設(shè)計所涉及到的內(nèi)容:1. HW-SW Co-design Flow 2. Contemporary Co-

8、design Framework3. HW-SW partition4. HW-SW Co-synthesis5. HW-SW co-simulation14引子SW/HW開發(fā)模型: 15面臨的問題Break the wall today!161. 軟件硬件協(xié)同設(shè)計的設(shè)計流程 用HDL語言和C語言進行系統(tǒng)描述并進行模擬仿真和系統(tǒng)功能驗證；對軟硬件實現(xiàn)進行功能劃分，分別用語言進行設(shè)計并將其綜合起來進行功能驗證和性能預(yù)測等仿真確認(協(xié)調(diào)模擬仿真)；如無問題則進行軟件和硬件詳細設(shè)計；最后進行系統(tǒng)測試。17典型的 co-design 流程：182. Contemporary Co-design Fra

9、meworkSystem SpecificationFront end CompilerSynthesisS/W Common H/WPartitioning Behavior Descriptionof ModulesPerformanceEstimationValidationIntegrationCo-SimulationImplementationCPU ASIC Memory ConstraintVerification193. 軟硬件劃分 (HW/SW Partition)是SOC設(shè)計中的一個重要課題 其基本原則應(yīng)該遵循高速、低功耗由硬件實現(xiàn)；多品種、小批量由軟件對應(yīng)；處理器和專用

10、硬件并用以提高處理速度和降低功耗。20 Partitioning（劃分）方法面向SW : 從SW to HW 滿足時序要求面向HW: 從HW to SW 降低成本規(guī)模大小任務(wù)級操作級, 基本模塊級系統(tǒng)級焦點問題固定目標體系結(jié)構(gòu)和未知目標體系結(jié)構(gòu)IPC 高層考慮帶有時序安排的劃分流水線 and/or 并行21Hardware - Software ArchitectureHardware:一個或多個微控制器 ASICs, DSPs.Software:concurrent tasks 調(diào)度程序集合定制操作系統(tǒng)Interfaces:Hardware 模塊Software 程序(polling, in

11、terrupt handlers, .)223.1 Hardware synthesis 開發(fā)領(lǐng)域 商業(yè)工具 抽象等級: 行為級綜合: algorithmic synthesis RTL綜合: VHDL, Verilog 邏輯級綜合: netlist 值得考慮的問題: reuse of hardware (Core)233.2 Software synthesis估算困難對于嵌入式系統(tǒng)來說，會有更多的限制:no s devicesno stacksonly polling and static variables簡單的算法Translating FSMs to programs especia

12、lly simple協(xié)同任務(wù)描述Problem: How do we find a linear execution order that satisfies the timing constraints?Use scheduling theory.243.3 Interface synthesisprocessor and ASIC接口synthesis of softwaresynthesis of “glue logic”總線接口的自動生成PCI, VME, sensors and actuators接口 挑戰(zhàn): SoC with many cores!25All Interfaces

13、for HW/SW Co-DesignCompany NameMember ProductConnections InterfaceCadence ProductsCoWareN2CIntegrator HDLINc-SimMentor GraphicsDetail in web stationSynopsysDetail in web station264. HW-SW co-simulation?基本定義: 用軟件控制硬件的仿真目標:把運行在一個可編程的處理器硬件上的虛弱的可編程（or 固定）硬件子系統(tǒng)和仿真軟件聯(lián)結(jié)274.1 Co-simulation Requirements速度在不同

14、結(jié)構(gòu)下能夠快速測試輸入的不同激勵交互式快速改變結(jié)構(gòu)參數(shù)容易分析結(jié)果和調(diào)試 (graphical interface)正確性hardly compatible with speed and interactivity285. 現(xiàn)有工具：大學(xué)：商業(yè)：-POLIS: U.C.-Arexys: SDL.VHDL.C Berkeley-Coware: C/C+-PTOLEMY: U.C.-LavalLogic: Java to Berkeley Verilog-VULCAN: Stanford U.-Cynlib: C+ to Verilog (Hardware C)-Art, Algorithm to

15、 -CHINOOK:U. of RT: C+ to RTL Washington (VHDL)-SUPERLOG: System -COSYMA: U. of level description Braunschweig (C*)29Available tools Cadance (basic and VCC) INRIA CADP Xtensa from Tensilica VxWorks, Montavista RTOS IBM PowerPC development platform Xilinxs FPGA Express Ptolemy, Polis environment Code

16、 Composer from TI306. Introduction to POLIS高級語言翻譯形式驗證系統(tǒng)協(xié)同仿真設(shè)計劃分硬件綜合軟件綜合接口連接執(zhí)行領(lǐng)域31Continued描述: FSM-based languages (Esterel, .)內(nèi)部表示法: CFSM network Validation:high-level co-simulationFSM-based formal verification劃分: by hand, based on co-simulation estimates時序安排: classical RT algorithms綜合:S-graph-based

17、 code synthesis for softwarelogic synthesis for hardwareMain emphasis on unbiased verifiable specification32Part Three目前支持軟硬件協(xié)同設(shè)計的工具介紹331. 什么是SystemC？SystemC是一個開發(fā)硬件的面向?qū)ο蟮男滦徒７椒?，建立在C+基礎(chǔ)上，是為了方便系統(tǒng)級設(shè)計和IP交換。System C是一個開放的標準，由13家EDA和電子行業(yè)的公司共同控制。包括：ARM Ltd.Cadence Design Systems, Inc.CoWareFujitsuMentor Gr

18、aphicsMotorolaNECSynopsys System C的源碼可以從網(wǎng)站上免費下載。34ContinuedCoCentric System C Compiler (Synopsys)可以使用System C源碼來綜合硬件可以把用System C寫的硬件描綜合成門級網(wǎng)表以便IC實現(xiàn)或綜合成一個Verilog或VHDL的RTL描述以便FPGA綜合。35硬件描述能力ModulesProcessesPortsSignalsRich set of port and signal typesRich set of data typesClocksCycle-based simulationMu

19、ltiple abstraction levelsCommunication ProtocolsDebugging SupportsWaveform Tracing36SystemC是由一些C+的類庫組成37Continued用System C開發(fā)的硬件模型可以用標準的C+編譯器來編譯：Unix/Solaris: bcc,gccWindows: MSVC 經(jīng)編譯后形成一個可執(zhí)行的應(yīng)用程序,設(shè)計人員可以通過console來觀察系統(tǒng)的行為,驗證系統(tǒng)功能和結(jié)構(gòu).38System C的建模方法System C#include “systemc.h”SC_MODULE(dff) sc_indin;sc_inclock;sc_outdout;void doit(); / Member functionSC_CTOR(dff) SC_MET