EDA技術(shù)P12-課程總結(jié)

1、EDA技術(shù)課程總結(jié)任課教師：安國臣電子郵箱：1課程總結(jié)提綱1、EDA概述2、PLD結(jié)構(gòu)原理3、VHDL語言簡介4、MAX-PLUSII使用方法5、VHDL行為與結(jié)構(gòu)描述6、VHDL時序電路描述 7、VHDL語言深入8、狀態(tài)機(jī)設(shè)計9、宏模塊使用方法10、電子系統(tǒng)設(shè)計實踐另加實驗部分21、EDA概述1）EDA技術(shù)的基本概念（什么是EDA技術(shù)，EDA做什么） 2）EDA技術(shù)發(fā)展歷程（EDA技術(shù)是怎么發(fā)展起來的） 3）基于VHDL語言的電路設(shè)計方法 VHDL介紹、與傳統(tǒng)設(shè)計方法比較、EDA優(yōu)勢等 4）EDA技術(shù)開發(fā)流程 5）IP核基本概念介紹 6）自頂向下設(shè)計方法 7）EDA發(fā)展趨勢 名詞解釋：EDA

2、 CAD CAE SOC SOPC FPGA CPLD HDL VHDL IP ASIC能讀懂相關(guān)外文資料（英譯漢）32、PLD基本結(jié)構(gòu)1）2.15 簡單可編程邏輯器件結(jié)構(gòu)原理_PAL、GAL、EPLD 掌握關(guān)鍵的英語專業(yè)單詞，能讀懂相關(guān)外文資料 理解各種SPLD的基本結(jié)構(gòu)原理 2）2.6 CPLD與FPGA結(jié)構(gòu)原理 2.7 CPLD與FPGA的區(qū)別 掌握CPLD和FPGA器件的結(jié)構(gòu)和編程原理 了解CPLD和FPGA器件的區(qū)別 3）2.8 FPGA/CPLD測試技術(shù) 2.9 FPGA/CPLD產(chǎn)品概述 2.10 FPGA/CPLD的編程與配置 了解各類CPLD/FPGA產(chǎn)品 了解CPLD/FP

3、GA測試、編程與配置方法43、VHDL語言簡介1 ）Entity2 ） STD_LOGIC3 ） Architecture4 ） IEEE library5 ） packages6 ） STD_LOGIC_VECTORs7 ） Configuration 8 ） The basic structure of VHDL program條件賦值語句實現(xiàn)3-8譯碼器、三人表決器；54、 MAX-PLUSII使用方法1 ）PLD設(shè)計流程介紹 2 ）常用EDA設(shè)計工具介紹 3 ） MAX+plusII概述 4 ） MAX+plusII原理圖輸入設(shè)計方法 5 ）設(shè)計項目的其他信息和資源分配 6 ）參數(shù)可設(shè)

4、置LPM兆功能模塊 7 ）文本輸入設(shè)計方法 65、 VHDL行為與結(jié)構(gòu)描述1 ）An example :an adder 2 ）The dataflow description 3 ） Structural VHDL 4 ） Processes 5 ）Sequential and concurrent VHDL 加法器、計數(shù)器、元件例化等76、 VHDL時序電路描述 1 ）時鐘、觸發(fā)器、寄存器 2 ）時序邏輯設(shè)計 3 ）實驗二：BCD碼加法器實驗 設(shè)計一個帶異步復(fù)位、同步使能的BCD碼加法器，即每來一個時鐘上升沿計數(shù)器加1，當(dāng)加到1001時，再來一個上升沿變?yōu)?000；87、 VHDL語言深入 1） VHDL文字規(guī)則2） VHDL語言的數(shù)據(jù)對象3） VHDL語言的數(shù)據(jù)類型4） VHDL運算操作符5） VHDL屬性、時鐘6） VHDL語言的基本結(jié)構(gòu)7） VHDL順序語句8） VHDL并行語句 實驗三程序編寫(4位數(shù)碼管顯示實驗)98、狀態(tài)機(jī)設(shè)計 1） 狀態(tài)機(jī)設(shè)計基本方法狀態(tài)類型定義、狀態(tài)切換、各狀態(tài)輸出等2） 狀態(tài)機(jī)設(shè)計方法的靈活應(yīng)用ADC0809控制狀態(tài)機(jī)序列檢測器109、宏模塊使用方法 1） PLL2） 存儲器課下可練習(xí)試