軟件無線電報(bào)告 擴(kuò)頻通信基帶

1、 軟件無線電實(shí)驗(yàn)報(bào)告基于FPGA的直接序列擴(kuò)頻發(fā)射機(jī)的設(shè)計(jì)姓名：學(xué)號：聯(lián)系電話：班級：指導(dǎo)老師：完成時(shí)間：2017-03-22目錄TOC o 1-5 h z HYPERLINK l bookmark8 o Current Document 一、概述3. HYPERLINK l bookmark10 o Current Document 1、擴(kuò)頻通信的概念及特點(diǎn)3 HYPERLINK l bookmark12 o Current Document 2、總體框圖及設(shè)計(jì)要求4 HYPERLINK l bookmark24 o Current Document 二、模塊設(shè)計(jì)及仿真5. HYPERLIN

2、K l bookmark26 o Current Document 時(shí)鐘模塊5. HYPERLINK l bookmark40 o Current Document 2.數(shù)據(jù)產(chǎn)生模塊7. HYPERLINK l bookmark48 o Current Document 3.卷積模塊1.0 HYPERLINK l bookmark52 o Current Document 4.擴(kuò)頻模塊1.1 HYPERLINK l bookmark54 o Current Document 5.極性變換與內(nèi)插模塊1.3 HYPERLINK l bookmark56 o Current Document 6.F

3、IR低通濾波模塊14 HYPERLINK l bookmark58 o Current Document 三、總體設(shè)計(jì)調(diào)試及結(jié)果的Matlab驗(yàn)證14 HYPERLINK l bookmark62 o Current Document 四、實(shí)驗(yàn)中遇到的問題及解決方案19 HYPERLINK l bookmark64 o Current Document 發(fā)射模塊輸出第一幀的首位缺失，后面幀正常發(fā)射19 HYPERLINK l bookmark66 o Current Document 卷積碼輸出問題1.9 HYPERLINK l bookmark68 o Current Document 擴(kuò)頻

4、PN碼與卷積輸出碼的對齊問題20 HYPERLINK l bookmark70 o Current Document 毛刺和亞穩(wěn)態(tài)問題2.0、概述1、擴(kuò)頻通信的概念及特點(diǎn)定義擴(kuò)展頻譜通信，簡稱擴(kuò)頻通信，是一種信息傳輸方式，其信號所占有的頻帶寬度遠(yuǎn)大于所傳信息必需的最小帶寬。理論基礎(chǔ)（即為何采用擴(kuò)頻通信）根據(jù)香農(nóng)公式：C=WxLog2（1+S/N）式中：C-信息的傳輸速率S-有用信號功率W-頻帶寬度N-噪聲功率由式中可以看出：為了提高信息的傳輸速率C，可以從兩種途徑實(shí)現(xiàn)，既加大帶寬W或提高信噪比S/N。換句話說，當(dāng)信號的傳輸速率C一定時(shí)，信號帶寬W和信噪比S/N是可以互換的，即增加信號帶寬可以降

5、低對信噪比的要求，當(dāng)帶寬增加到一定程度，允許信噪比進(jìn)一步降低，有用信號功率接近噪聲功率甚至淹沒在噪聲之下也是可能的。擴(kuò)頻通信就是用寬帶傳輸技術(shù)來換取信噪比上的好處，這就是擴(kuò)頻通信的基本思想和理論依據(jù)。擴(kuò)頻方式擴(kuò)頻系統(tǒng)包括以下幾種擴(kuò)頻方式：直接序列擴(kuò)頻，跳頻擴(kuò)頻，跳時(shí)擴(kuò)頻，寬帶線性調(diào)頻我們只研究其中的直接序列擴(kuò)頻直接序列擴(kuò)頻所謂直接序列擴(kuò)頻,就是：發(fā)射端：直接用具有高碼率的擴(kuò)頻碼序列對信息比特流進(jìn)行調(diào)制，從而擴(kuò)展信號的頻譜；接收端：用與發(fā)送端相同的擴(kuò)頻碼序列進(jìn)行相關(guān)解擴(kuò),把展寬的擴(kuò)頻信號恢復(fù)成原始信息。舉例：發(fā)射端：將1用11000100110，而將0用00110010110去代替，這個(gè)過程就實(shí)

6、現(xiàn)了擴(kuò)頻，接收端：把收到的序列是11000100110就恢復(fù)成1是00110010110就恢復(fù)成0，這就是解擴(kuò)。擴(kuò)頻的好處：速率高：像上面這個(gè)例子中信源速率就被提高了11倍（一個(gè)周期內(nèi)原來發(fā)送一個(gè)比特，現(xiàn)在發(fā)送11個(gè)比特）；保密性強(qiáng)：參考前面的香農(nóng)公式，擴(kuò)頻之后帶寬增加，導(dǎo)致信噪比減小，小到信號完全淹沒在噪聲中，這樣對其他同頻段電臺的接收不會形成干擾，信號也就不容易被發(fā)現(xiàn)，進(jìn)一步檢測出信號就更難，所以有非常高的隱蔽性，非常適合保密通信，特別適合應(yīng)用于軍事領(lǐng)域的通信；2、總體框圖及設(shè)計(jì)要求本實(shí)驗(yàn)是基于FPGA的直接序列擴(kuò)頻發(fā)射機(jī)的設(shè)計(jì)與仿真。實(shí)驗(yàn)中以Quartusll11.0為設(shè)計(jì)工具，mode

7、lsim為仿真工具，各模塊采用VerilogHDL設(shè)計(jì)并封裝，最后得到的仿真結(jié)果使用Matlab描點(diǎn)來繪制出波形。實(shí)驗(yàn)框圖如圖1-1所示，實(shí)驗(yàn)要求如下：待發(fā)射信息采用循環(huán)讀ROM的方式，ROM中存儲固定的250bit信息。卷積采用(2.1.7)碼，卷積后速率翻倍(并串轉(zhuǎn)換)。卷積編碼生成多項(xiàng)式為(133,171)；編碼效率R=1/2；約束長度K=7。擴(kuò)頻碼采用KASAMI碼，生成多項(xiàng)式為m1=23(n=4);m2=435(n=8)；m1和m2的初相(aa.aa,aa.aa,)：010110100101nn-110nn-110內(nèi)插0值，一個(gè)碼片插7個(gè)0,速率變?yōu)?2.64M。成型濾波器采用16階

8、FIR低通濾波器待發(fā)射信息輸出：8Kbps,25nbit,最用巧bii為雖化位數(shù)1bit卷積輸出：500bit.卩乂儀化位數(shù)IbiL擴(kuò)頻擴(kuò)頻碼強(qiáng),擴(kuò)頻秦度N=255,輸出chip速率4.0RMchipst化位數(shù)舟il極性變換b1)輸出;4.08Mbps,化位躺bit內(nèi)插4.08M變到32.64M城帶成世濾波器-FIR輸帛：32.64Mbps.量化位數(shù)晦七圖2-1-1系統(tǒng)方框圖模塊設(shè)計(jì)及仿真根據(jù)實(shí)驗(yàn)框圖，可將本實(shí)驗(yàn)設(shè)計(jì)分成六個(gè)模塊：時(shí)鐘模塊，數(shù)據(jù)產(chǎn)生模塊，卷積模塊,擴(kuò)頻模塊，極性變換與內(nèi)插模塊，F(xiàn)IR低通濾波模塊。所有的模塊都采用全局rst_n（低電平有效）信號低脈沖清零方式，即當(dāng)rst_n信號

9、低電平有效，所有的計(jì)數(shù)器和輸出全部清零，同時(shí)對部分寄存器置位。rst_n信號在仿真開始32.64m時(shí)鐘周期的第一個(gè)周期內(nèi)產(chǎn)生。設(shè)計(jì)時(shí)采用逐級聯(lián)調(diào)的方式，每設(shè)計(jì)好一個(gè)模塊就進(jìn)行級聯(lián)仿真。各模塊的詳細(xì)設(shè)計(jì)及仿真如下：時(shí)鐘模塊從實(shí)驗(yàn)框圖可以看出，本實(shí)驗(yàn)總共需要用到32.64m、4.08m、16k和8k共四種頻率的時(shí)鐘信號，由于輸入為32.64m時(shí)鐘信號，所以需要分頻輸出另外三種頻率信號。我采用PLL,輸入時(shí)鐘為32.64m，輸出為4.08m、16k和8k，IP核配置如下：1)2)UR血_如&IaLLd_rLf.trf-DttjnslkLTni:r-dScnpo.it圖2-2-1選擇PLL核配置如下:

10、Withireqarunalonwouldlitewaisujitize?ivhich如lhmiy翊iyou|NEWedfimegflfuncaonbumthelistbelow、XLT0iX_0QS氓XiLTDQ_nqS2Vll.ospliALTGX氓LTGK_RECCNFE吒ALT10BUF*iLTLW5_RXALTLVOS_TXiLTMEMIW咎AIT7YTWhichtypenFoutputFiledeyou典arttocrwtn?1寸耳立許&AHDL*加logHDLC/UsQrs5lAdminlEtrBlDrilDQEldDpilFTQ|iqijartus_R-1百君、殊磅軽二Iili

11、n-Lrifcuni-LLi這必LTREMEE-LIPMTEX/iLTTEMP_EEMSE匸AlHfdFLJLM13.0aloabosfAssianmeiiUmenulTools-MegawizardPlug-InManagerwBack.|Mari.、Irl：-圖2-2-25) 5) #3)配置輸入時(shí)鐘和運(yùn)行模式(normalmode)：Normalmode下輸入時(shí)鐘和輸出時(shí)鐘保持邊沿對其。4)圖2-2-3配置輸出時(shí)鐘與輸出使能：ALTPLLreinCkKkpt95Eift叵LspThEcbdcDockTsp4ErtefOLtpctdcriffrefluern：ErtefOLtpctdadc

12、par-MTdbers!dod-rnJUticainnfefiar|T|edA囚SirrmsTY配置三-t輸出聞=4011125cO-Corc/ExtrnalOutputClockma訶ImpIflffGfitU衛(wèi)EjuwlodPLL匚|、Ffcn-J.a1J12JIK5：:C-*5.Xli百2.XK.EndW陽Ltf咖KMI*4ZOod：cKtmtiBcbiCfcd:dutrcdeDccunH-iiAtfln3Q.QDActudO.dfl&XClNote:The也*冋i-itB-ndssta-flsnfsFLLisicnirin日cHdforLsascdyDe

13、wEm4他*cto:vCCftegfKyiFemiidvInrh-fllriiK圖2-2-4最后配置好后生成的例化程序如下： # 1.PLLPLL_insT(2.inclkO(inc:lk0_sig),3.C0(c0_sig),4.cl(c1_sig),5.c2(c2_sig)6.）；StO0dk_4_QSMdk_32_616）仿真如下圖2-2-6時(shí)鐘4.08M和32.64M對比（時(shí)序仿真）（注：圖中的時(shí)鐘沒有完全對其是因?yàn)闀r(shí)序仿真加了延時(shí)信息）數(shù)據(jù)產(chǎn)生模塊數(shù)據(jù)產(chǎn)生模塊由rom地址產(chǎn)生模塊和rom模塊共同組成。其中rom地址產(chǎn)生模塊產(chǎn)生0249共250個(gè)地址，并循環(huán)計(jì)數(shù)，rom模塊中存入250

14、bits的信息，通過地址的改變，在時(shí)鐘跳變沿輸出發(fā)射信息。1）rom地址產(chǎn)生模塊的Verilog語言描述如下：1.always(posedgeclk_8kornegedgersT_n)2.復(fù)位信號3.if(rsT_n=1d0)4.begin5.addr_r=b0;6.rden=1d0;7.source_daTa_valid_r=1d0;8.End9./加1計(jì)數(shù)器到MAX_ADDR=24910.elseif(addr_rMAX_ADDR)11.begin12.addr_r=addr_r+8d1;13.source_daTa_valid_r=1b1;14.rden=1b1;15.end16.els

15、e17.begin18.addr_r=d0;19.endrom模塊中的信息儲存在rom_256.mif文件中，使用Quartus提供的IP核產(chǎn)生rom模塊，配置如下：GMegaWizardlPlug-lnMzinw-rIpge-h亠rom模塊中的信息儲存在rom_256.mif文件中，使用Quartus提供的IP核產(chǎn)生rom模塊，配置如下：GMegaWizardlPlug-lnMzinw-rIpge-h亠 2)WhlcJifrigafunctiDnwouldyoulitetocustuniize?SelectamegafijnctlDnfirmthe1stbMowUOntarFcasMeffl

16、Ci呼Compiler準(zhǔn)AJLTOTPALFUFM_12C：xALruFM_hONEeUbranesoaaeofthESettingsdaloabaxAssiarinrient5in&iuourajrrgntusBrItonrydirettonasore：圖2-2-7ROM配置圖2-2-8端口配置，深度配置3)初始化ROM用mif格式文件初始化，格式如下代碼。WIDTH=1；DEPTH=250；ADDRESS_RADIX=UNS；DATARADIX=UNS； contentbeginTOC o 1-5 h z0:1；1:1；2:1;3:0;4:1;/后面省略共250個(gè)數(shù)可以使用matlab程序

17、生成隨機(jī)數(shù)（注意最后六位置零，因?yàn)镕EC初始相位六位）closeall;clearall;widTh=1;depTh=250;daTa=randn(1,250)0;daTa(end-5:end)=0;fid=fopen(iniTial_daTa.TxTJw);fprinTf(fid,%dn,daTa);/按照格式寫入對應(yīng)的深度，寬度，格式等信息fid=fopen(ram_256.mif,w+);fprinTf(fid,WIDTH=%d;n,widTh);fprinTf(fid,DEPTH=%d;n,depTh);fprinTf(fid,ADDRESS_RADIX=UNS;n);fprinTf(

18、fid,DATA_RADIX=UNS;n);fprinTf(fid,CONTENTBEGINn);fori=1:depThfprinTf(fid,%d:%d;n,i-1,daTa(i);endfprinTf(fid,END;n);fclose(fid);da.ta2&0:data250instclk_ak5-ourDEd-atarst_ri5-dljrce_dita_validadklr|7.O圖2-2-9數(shù)據(jù)初始化RTL視圖4）仿真時(shí)序224567&910111212圖2-2-10時(shí)序仿真結(jié)果和matlab結(jié)果對比（首部）5）將仿真數(shù)據(jù)導(dǎo)出來和matlab對比分析123456|78*1011

19、1213atLaki1101010U111111DLdd1fl0111圖2-2-12時(shí)序仿真結(jié)果和matlab結(jié)果對比（一幀數(shù)據(jù)）卷積模塊卷積模塊采用（2.1.7）碼，編碼效率R=1/2，約束長度K=7。生成多項(xiàng)式為（133,171）。卷積后進(jìn)彳丁并串轉(zhuǎn)換，先輸出133卷積碼，后輸出171卷積碼。卷積電路圖如圖2-3-1所示，時(shí)序仿真如圖2-3-2所示。1）Verilog代碼輸入考慮到同步設(shè)計(jì)思想，盡量使用原始時(shí)鐘的分頻輸出，故對于8kbps的信息碼輸入和16kbps的卷積碼輸出，分別采用兩種速率的時(shí)鐘，這樣可以盡量保證產(chǎn)生較小的時(shí)延，更利于碼片對齊。通過對不同時(shí)鐘沿的采樣和輸出，所得到的卷積

20、輸出結(jié)果不同，這里采用在8k時(shí)鐘上升沿采樣輸入數(shù)據(jù)，在16k時(shí)鐘下降沿輸出卷積碼，可以獲得正確的卷積輸出。卷積模塊的Verilog語言描述如下1.always(posedgeclk_8kornegedgerst_n)2.if(rst_n=1b0)3.begin4.fec_in=7d0;5.fec_out=2d0;6.end7.elseif(in_valid_r=1d1)8.begin9.fec_in=fec_in5:0,in_data_r;10./卷積碼生成11.fec_out=fec_in0+fec_in2+fec_in3+fec_in5+fec_in6,fec_in0+fec_in1+fe

21、c_in2+fec_in3+fec_in6;12.end13.else14.begin15.fec_in=7d0;16.fec_out=2d0; 3.begin 17.end2)卷積原理圖示1,7)卷積碼生成器的:圖2-3-1卷積碼(2,1,7)對應(yīng)的生成多項(xiàng)式：g(x)二1+X+X2+x3+x6,g(x)=1+x2+x3+X5+X612所以得到生成元為：g=11111001=1171，g=11011011=113318always(posedgeclk_4_08Mornegedgerst_n)if(rst_n=1b0)83)仿真結(jié)果對比31c0”Q111-3圖2-3-2時(shí)序仿真結(jié)果和matl

22、ab結(jié)果對比(首部)12a斗567E911121314111001211100111i|0q10111q04圖2-3-3時(shí)序仿真結(jié)果和matlab結(jié)果對比(一幀數(shù)據(jù))擴(kuò)頻模塊擴(kuò)頻模塊是本設(shè)計(jì)的重點(diǎn)，擴(kuò)頻碼采用KASAMI碼，生成多項(xiàng)式為ml=23(n=4),m2=435(n=8)；ml和m2的初相(aa.aa,aa.aa,)：010110100101。擴(kuò)頻碼產(chǎn)nn-110nn-110生電路如圖2-4-1所示。擴(kuò)頻碼產(chǎn)生模塊輸出的PN序列與上一級卷積輸出進(jìn)行異或，為了減小毛刺，采用D觸發(fā)器鎖存輸出，擴(kuò)頻后的輸出波形如圖2-4-3所示。擴(kuò)頻碼產(chǎn)生模塊的Verilog語言描述如下.8.

23、6.m1=4b0101;m2=8b10100101;kasami_code=d0;kasami_valid=d0;count=d0;kasami_last=1b0;End/255周期elseif(count=count_254)beginm1=4b0101;m2=8b10100101;count=d0;kasami_last=1b1;kasami_code=m13+m27;kasami_valid=1b1;End/擴(kuò)頻碼產(chǎn)生elsei

24、f(fec_out_valid_r1=1b1)beginm1=m12:0,m10+m13;m2=m26:0,m21+m22+m23+m27;kasami_code=m13+m27;kasami_valid=1b1;count=count+1b1;kasami_last=1b0;endelsebeginkasami_code=1b0;kasami_valid=1b0;kasami_last=1b0;end圖2-4-1擴(kuò)頻碼產(chǎn)生電路圖kasarni255:kasanni255instka5-ami_ccideclk_4_0BMk和口rnilwsitfPD_DUtkmriii_vjlidlfPD_o

25、ut_validkpPl_2；：_lREt“5kpM_validIj圖2-4-2擴(kuò)頻電路模塊接口擴(kuò)頻后的仿真對比:160&Qlllill&O圖2-4-3時(shí)序仿真結(jié)果和matlab結(jié)果對比(首部)12&雷567913111_G14|跑曲4D0&001111L10&uUiibaD0(?0011111L10c圖2-4-4時(shí)序仿真結(jié)果和matlab結(jié)果對比（一幀數(shù)據(jù)）極性變換與內(nèi)插模塊極性變換是將擴(kuò)頻輸出變?yōu)殡p極性碼，即將0變換為001,1變換為111。內(nèi)插是在4.08m雙極性碼中插入7個(gè)0碼片，總速率變?yōu)?2.64m。由于這兩個(gè)模塊并不復(fù)雜，故可以合并為一個(gè)模塊。該模塊仿真波形如圖2-5-1所示，其

26、Verilog語言描述如下1.always(posedgeclk_32_64Mornegedgerst_n)2.if(rst_n=1b0)3.begin4.reverse.out_w=3b0;5.reverse_out_valid_w=1b0;6.count=d0;7.end8.elseif(count=count_7)9.begin10.count=d0;11.reverse_out_valid_w=1b1;12.reverse_out_w=3b0;13.end14.elseif(kpm_code_valid_r1=1b1)15.begin16.reverse_out_valid_w=1b1

27、;17.count=count+3d1;18./計(jì)數(shù)到0做極性變換，其他計(jì)數(shù)1-7插零19.case(count)20.0:reverse_out_w=(kpm_code_r1)?3b001:3b111;21.default:reverse.out_w=3b0;22.endcase23.end24.else25.begin26.reverse_out_w=3b0;27.reverse_out_valid_w=1b0;28.end1!ad5179El1JuiIll0f000finQfl*6QILL4n04a*XLL4a4圖2-5-1極性變換與內(nèi)插模塊仿真波形（一幀數(shù)據(jù)）6FIR低通濾波模塊本模塊

28、采用老師所提供的低通濾波器即可，注意觀察到上一級的輸出有毛刺，為了避開毛刺，F(xiàn)IR模塊采用上升沿檢測。三、總體設(shè)計(jì)調(diào)試及結(jié)果的Matlab驗(yàn)證1）聯(lián)合調(diào)試采用時(shí)序仿真，選擇仿真器件為CycloneIVE，引腳分配集中在bank4如下：:?)+)meaoociATop倉CydwiBIVE-ER4CE115F2SIIBL|上總也ICiOOOC-CVA妙怡沁;兇二:池,色口口圖3-1引腳分配30.end 2）編譯之后的資源占用iFbwsumimarvSucresU-WedMor2221;11：362017QuartusUVersion1L.0Build2CQ07/037201.LSP1SJFulVe

29、rsionReclaonHomeD5_55TbfHflVPlBitrtyNtunaFamilyCydaneIVEDftIKEHCE113=29BLTimingModelsFinaljTotallogicelements3D1/(i)TotaloomtHnationialfunctions24fi/1L4.43D(1)Dedioirtedlogicregisters/11J/18D1%)Totalregisters2HTotalpins4452S(；B%)TotalvirtufllpinsDTotalmemorybits256/3r9SU312(1%)EmbeddedMdUpher9-bitel

30、ernentE0/332(0%)TotalPLLs1/4(25%)圖3-2總體資源占用3）設(shè)計(jì)RTL視圖圖3-3RTL視圖，六個(gè)模塊4）時(shí)序約束，主要包括四個(gè)時(shí)鐘約束主要包括時(shí)鐘余量，建立時(shí)間余量和保持時(shí)間余量Summary(MinimumPulseWidth)ClockSlackEndPointTNS1elk14.9990.0002clk40&240.6520.0003clklGk62455.U3&0.0004clkak124?9+.5160.000圖3-4時(shí)鐘約束，時(shí)鐘余量SummarySetupClockSlackEndPcintTMS1elk12.7890.000Summary(Hol

31、d)ClockEndMintTNS1feik0.4970.000圖3-5建立/保持時(shí)間余量結(jié)論：靜態(tài)時(shí)序分析正常，最高時(shí)鐘可達(dá)98.04M，滿足要求。5）時(shí)序仿真結(jié)果TH5K!nilLDIUUUUUUUUUUUUII口rLTLrnrLrLTLnirLrLrunrETTTi_f|LrmrD|TrDLrL|ne5nsejM賦:贏:帥碩圖3-6時(shí)序仿真各個(gè)模塊輸出結(jié)果6)Matlab仿真代碼將時(shí)序仿真的結(jié)果寫到txt,和matlab對比，因?yàn)橹豢咳耸謩訉Ρ乳_頭和結(jié)尾不定能保證數(shù)據(jù)的正確性。closeall;clearall;3.%初始化250個(gè)數(shù)load(initial_data.txt);%對比數(shù)

32、據(jù)產(chǎn)生模塊250個(gè)數(shù)據(jù)load(source_data.txt);error_source=source_data(1:250)-initial_data;9.%fecd_trellis=poly2trellis(7,133171);d_source=convenc(initial_data,d_trellis);13.%對比fee數(shù)據(jù)load(fec_out.txt);index_fec=0;error_fec=d_source-fec_out(1+index_fec*500:500+index_fec*500);18.%kasami255生成多項(xiàng)式m1=23(n=4),m2=435(n=8

33、)%初始相位010110100101m1=0101;m2=10100101;kasami_out=zeros(1,255);fori=1:255kasami_out(1,i)=mod(m1(1)+m2(1),2);x_1=mod(m1(1)+m1(4),2);m1=m1(2:end),x_1;x_2=mod(m2(1)+m2(5)+m2(6)+m2(7),2);m2=m2(2:end),x_2;%擴(kuò)頻kpm_out=zeros(500,255);fori=1:500forj=1:255kpm_out(i,j)=mod(kasami_out(j)+d_source(i),2);endendkpm

34、_out2=zeros(1,255*500);kpm_out2=reshape(kpm_out,1,500*255);40.%對比matlab數(shù)據(jù)和仿真數(shù)據(jù)load(kpm_code.txt);kpm_code=kpm_code;index_kpm=0;error_kpm=kpm_out2-kpm_code(1+index_kpm*500*255:index_kpm*500*255+500*255);error_kpm_not=find(error_kpm=0);47.%將0映射成-1,1映射成1I=find(kpm_out2=0);kpm_out2(I)=7;51.%插零insert_out

35、=zeros(1,8*length(kpm_out2);54.fori=1:8*length(kpm_out2)if(mod(i,8)=1)insert_out(i)=kpm_out2(fix(i/8)+1);elseinsert_out(i)=0;endend62.%量化3bitreverse_out2=dec2bin(insert_out,3);65.%驗(yàn)證映射和插零reverse_out_matlab=insert_out;J=find(reverse_out_matlab=7);reverse_out_matlab(J)=111;70.load(reverse_out.txt);ind

36、ex_reverse=2;error_reverse=reverse_out_matlab-reverse_out(1+500*255*8*index_reverse:500*255*8*(index_reverse+1); error_reverse_sum=sum(error_reverse);仿真結(jié)果:名稱*assd_&ourtedtrelliserr&rjecerro-r_kpmerro-rkprnnoterrorrceeirro-rreverses-um,2J值最小直w元素太埶H弓兀京“50Qxldouble01JjeJ.del血尿=:云査丈名=:云査“oI0打1250 x1doub

37、le001圖3-7matlab對比數(shù)據(jù)數(shù)據(jù)產(chǎn)生error_source為0,卷積error_fec為零，擴(kuò)頻error_kpm為零，交織和插零之后數(shù)據(jù)太多，matlab無法顯示所有數(shù)據(jù)，所以對error_reverse_sum求和，結(jié)果為零，說明該模塊也正確無誤?？偣豺?yàn)證了連續(xù)三幀的數(shù)據(jù)結(jié)果正確。刀FIR聯(lián)調(diào)結(jié)果繪圖將FIR模塊用上之后，16bit數(shù)據(jù)導(dǎo)出轉(zhuǎn)換成帶符號整數(shù)，matlab繪圖如下:圖3-8matlab繪圖四、實(shí)驗(yàn)中遇到的問題及解決方案發(fā)射模塊輸出第一幀的首位缺失，后面幀正常發(fā)射數(shù)據(jù)初始化我是同時(shí)產(chǎn)生讀地址和讀使能信號，由于初始地址是0，在地址開始加1的時(shí)候再把讀使能置1,導(dǎo)致了讀使能在地址為1的時(shí)候才開始，導(dǎo)致讀取