使用EDA軟件對四位二進制計數(shù)器進行仿真2

1、使用EDA軟件對四位二進制計數(shù)器進行仿真吳璋 （安慶師范學(xué)院物理與電氣工程學(xué)院安徽安慶246011）指導(dǎo)老師：鄭江云摘要：本文介紹了 VHDL語言及其基本特點，討論了 VHDL語言在EDA中的諸多優(yōu)點，并以四 位二進制計數(shù)器電路的設(shè)計為例，應(yīng)用Max + Plus 11工具軟件和EDA實驗箱實現(xiàn)了計數(shù) 器的功能，結(jié)果與設(shè)計指標(biāo)之間滿足一致性要求。關(guān)鍵字：Max + Plus 11工具軟件，電子設(shè)計自動化，計數(shù)器0引言目前，隨著電子技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)規(guī)模越來越大，傳統(tǒng)的電路設(shè)計已難以適應(yīng)復(fù) 雜電子系統(tǒng)的設(shè)計要求。從而使得電子設(shè)計自動化（EDA）技術(shù)迅速發(fā)展，成為硬件電子電路 設(shè)計領(lǐng)域中的主

2、要設(shè)計手段。而VHDL語言則是EDA的關(guān)鍵技術(shù)之一，它采用了自頂向下的設(shè) 計方法，即在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。通俗地講，就是將設(shè)計系統(tǒng)自上向 下地分解成各個模塊，對設(shè)計的每個獨立模塊可以指派不同的工作小組來做，之后將做好的 各個模塊作為底層文件來構(gòu)成頂層文件，從而完成系統(tǒng)硬件的整體設(shè)計。計數(shù)器是數(shù)字電路 中一種極其普通的器件，其應(yīng)用范圍十分廣泛，可以說任何自動控制裝置的核心部件都是由 一個或幾個計數(shù)器在起作用。一個系統(tǒng)的性能好壞，在很大程度上可以從計數(shù)器設(shè)計的科學(xué) 程度來體現(xiàn)。在這里，筆者就圖形輸入法和VHDL語言輸入法對四位二進制計數(shù)器進行設(shè)計 和仿真。1圖形輸入法的設(shè)計仿真

3、思路具體步驟為：第一步：進入MAX+PLUSII運行環(huán)境第二步：建立項目選擇File/Project/Name顯示對話框?qū)⒛夸沝irectories選擇為Max2Work,，輸入project Name為lizi/first，然后按OK按鈕，出現(xiàn)是否建立子目錄lizi/first的詢問，再輸入OK。第三步：在file中選New，出現(xiàn)對話框，然后選擇第一項Graphic Editor file，選OK， 出現(xiàn)標(biāo)題為 Graphic Editor Untitled 的窗口。第四步：在窗口中用鼠標(biāo)雙擊一下，出現(xiàn)一個黑點，窗口左側(cè)的工具為畫圖工具。然后 雙擊黑點出現(xiàn)窗口。在對話框中選擇Maxplus2

4、/maxlib/mf子目錄，在此子目錄中有所需元件 74161，Maxplus2/maxlib/prim子目錄下有基本邏輯功能門和一些基本圖形元素。點擊添加繪 成如圖1的原理圖。以四位二進制計數(shù)器為例.在這個設(shè)計中采用了一片74161，一個與 非門.在該電路中，使用了一個使能信號和一個清零信號.在滿足使能信號高電平有效，清 零信號為高電平（低電平有效）的情況下，計數(shù)器對輸入的方波信號進行計數(shù).選擇74161 的輸出端Q、Q、Q、Q連到四輸入與非門的輸入端。A B C D第五步：選File/Save As將所畫圖形存入文件first.dgf。第六步：檢查與更改錯誤，選File/Project/S

5、ave & Check菜單，此菜單的功能是檢查電路是 否有錯誤，若有錯誤，就會出現(xiàn)提示信息對話框，按照所提示信息就可以排除錯誤。第七步：編譯形成可下載的配置文件，選File/Project/Save & Comlile菜單，顯示窗口。圖1第八步：選Max+plus2Waveform Editor菜單，進入波形編輯窗口。第九步：選擇NodeEnter Nodes from SNF菜單，然后選擇“List”按鈕，在“AvailableNodes”滾動條內(nèi)顯示出所設(shè)計的原理圖的節(jié)點，使用“=”按鈕將所選擇的輸入和輸出節(jié) 點選擇到“Selected Nodes & Groups”滾動條。選擇OK退出，

6、隨后窗口顯。接下來設(shè)置 各輸入信號的具體參數(shù)如圖2所示。存第十步：選擇Max+plus2/Simulator菜單，呈現(xiàn)窗口。按下“Start”按鈕開始進行仿真， 仿真結(jié)果窗口見圖3.fist.scf Vavefora Editorr- 一-； -工-一一 石:Ref: |0.Clns| 初_全1 Time: |4.6nsInterval: |4.6ns|Name：區(qū)河眼：25.0ns50.0ns75.0ns100.0ns125.0ns150.0ns1iiii PT1 一CLRN1N-CLK043 Q30Q2043 Q10Q00J _1_1_1_1_1_1_1圖32 VHDL語言的設(shè)計仿真思路2

7、.1 VHDL語言的優(yōu)點：（1）具有更強的行為描述能力，是系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。（2）具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功 能可行性，隨時可對設(shè)計進行仿真模擬。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計 的再利用功能。該功能能滿足市場大規(guī)模系統(tǒng)高效、高速的需要，可替代多人甚至多個代發(fā) 組共同工作。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并 自動地將VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件結(jié)構(gòu)，也不必管最終設(shè)計 實現(xiàn)

8、的目標(biāo)器件是什么，而進行獨立的設(shè)計。2.2計數(shù)器的VHDL語言設(shè)計過程：（1）打開新文件：選取窗口菜單FileNew,出現(xiàn)對話框，選Text Editor file選項， 單擊OK按鈕，進入文本編輯畫面。（2）保存：選取窗口菜單FileSave,出現(xiàn)對話框，鍵入文件名counter.VHD,.單擊 OK按鈕。（3）指定項目名稱與文件名相同：選取窗口菜單FileProject Name,鍵入文件名counter,單擊OK按鈕指定設(shè)計器件：選取窗口菜單AssignDevice,出現(xiàn)對話框，選擇ACEX1K系列的 EP1K30TC144-1。輸入VHDL源程序：LIBRARY ieee;USE ie

9、ee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY counter ISPORT( DATAIN:IN integer range 0 to 15;CLK :IN std_logic;CLR :IN std_logic;LOAD:IN std_logic;DATAOUT :OUT integer range 0 to 15;CP:OUT std_logic);END counter;ARCHITECTURE behav OF counter ISSIGNAL num:

10、integer range 0 to 15;SIGNAL CP0:std_logic;BEGINPROCESS(CLK,CLR)BEGINIF ( CLR = 1 ) THENnum = 0;ELSEIF ( CLKevent AND CLK = 1) THENIF ( LOAD = 1) THENnum = DATAIN;ELSEnum = num + 1;END IF;IF( num = 15 )THENCP0 = 1;ELSECP0 = 0;END IF;END IF;END IF;END PROCESS;DATAOUT = num;CP = CP0;END;保存并檢查：選取窗口菜單Fi

11、leProjectSave&Check，即可針對電路文件保存并 進查。除錯：針對Massage-Compiler窗口所提供的信息修改，修改直到?jīng)]有錯誤為止。保存并編譯：選取窗口菜單File ProjectSave &Compile，即可進行編譯，產(chǎn)生 countbasic .sof 燒寫文件。創(chuàng)建電路符號：選取窗口菜單FileCreate Default Symbol，可以產(chǎn)生countbasic 文件一代表現(xiàn)在所設(shè)計的電路符號。時間分析：選取窗口菜單UtilitiesAnalyze Timing，再選取窗口菜單Analysis Delay Matrix，產(chǎn)生時間分析結(jié)果。2.3軟件仿真：進入

12、波形編輯窗口：選取窗口菜單MAX+plus IIWaveform editor,進入仿真波形編 器。引入輸入輸出腳：選取窗口菜單NodeEnter Nodes from SNF，出現(xiàn)對話框，選list 按鈕選擇 Available Nodes中的輸入與輸出，按“=”鍵將 CLK,LOAD,CLR,CP,DATAIN,DATAOUT,num移至右邊，單擊OK按鈕進行圖形編輯。設(shè)定時鐘的周期:選取窗口菜單OptionsGride Size，出現(xiàn)對話框，設(shè)定Gride Size， 如設(shè)定為為5ns，單擊OK按鈕。設(shè)定初始值，并保存。仿真：選取窗口菜單 MAX+plus IISimulator，出現(xiàn)

13、Timing Simulation對話框，但 Start按鈕，出現(xiàn)Simulator對話框，單擊“確定”按鈕。觀察輸入結(jié)果的關(guān)系正確性，仿真結(jié)果如圖4。波形分析：從仿真波形可以看出，每輸入兩個波，輸出數(shù)據(jù)DATAOUT就累加一次，相 當(dāng)于對時鐘進行計數(shù)，符合計數(shù)器的邏輯功能。所以該VHDL設(shè)計能實現(xiàn)計數(shù)器的預(yù)期的有 關(guān)邏輯功能。圖43兩種設(shè)計方法比較圖形輸入法的設(shè)計，對于簡單的、模值比較小的計數(shù)器來說，比較容易實現(xiàn)，因為逐個 設(shè)計所使用的元件比較少，連線也比較簡單。如果所要求的模值比較大，則使設(shè)計變得復(fù)雜 化，一旦出現(xiàn)錯誤也不容易排除；同時，圖形輸入法要求設(shè)計者有比較強的硬件知識基礎(chǔ)， 是一般

14、的軟件工程師難以勝任的。使用VHDL語言設(shè)計方法，只要深入學(xué)習(xí)硬件描述語言， 借助可編程邏輯器件，普通的軟件工程師也可以完成硬件工程師的工作。4結(jié)束語從完成任務(wù)的角度來看，兩種設(shè)計方法都能達到計數(shù)器設(shè)計功能.從實現(xiàn)的難易程度來 看，圖形輸入法對于模值小的計數(shù)器容易實現(xiàn)，VHDL語言設(shè)計法對于模值比較大的計數(shù)器 設(shè)計容易實現(xiàn)。從錯誤排查來看，VHDL語言設(shè)計法更容易發(fā)現(xiàn)和排除錯誤.從硬件的完成 來看，圖形輸入法的要求比較高，只有設(shè)計中所使用的每一個器件的內(nèi)部結(jié)構(gòu)和邏輯功能都 非常完美才能實現(xiàn)，而VHDL語言對硬件沒有具體要求。綜上所述，在計數(shù)器設(shè)計中，VHDL 語言設(shè)計方法是一種可以廣泛推廣的設(shè)

15、計方法。參考文獻趙鑫，蔣亮.VHDL與數(shù)字電路設(shè)計M.北京:機械工業(yè)出版社，2005:138.延明，張亦華.數(shù)字電路EDA技術(shù)M.北京:北京郵電大學(xué)出版社，2006: 78.郭兵.電子設(shè)計自動化技術(shù)及應(yīng)用M .武漢:機械工業(yè)出版社,2003.朱運航.ED A技術(shù)基礎(chǔ)M.武漢:華中科技大學(xué)出版社,2004.顧斌,趙明忠.數(shù)字電路ED A設(shè)計M.西安:西安電子科技大學(xué)出版社,2004.康華光.電子技術(shù)基礎(chǔ)數(shù)字部分(第四版)M.北京:高等教育出版社,2000.7 宋萬杰，羅豐，吳順君.CPLD技術(shù)及其應(yīng)用M.西安:西安電子科技大學(xué)出版社,1999.8 潘松，王國棟.VHDL實用教程M.成都:電子科技

16、大學(xué)出版社,2001.Simulation of Four Binary Counter with EDA SoftwareWuZhangInstructs teacher:ZhengJiangYun(School of Physics and Electrical Engineering, Anqing Normal College, Anqing 246011) Abstract: The language of VHDL and its basis characteristic are introduced in this paper. Furthermore, the design of a 4-bit coun