數(shù)字邏輯與數(shù)字系統(tǒng)：第7章 時(shí)序邏輯電路

1、第7章 時(shí)序邏輯電路武漢科技大學(xué)計(jì)算機(jī)學(xué)院7.1 寄存器7.2 計(jì)數(shù)器7.3 順序脈沖發(fā)生器7.4 基于MSI時(shí)序邏輯電路的分析與設(shè)計(jì)第7章 時(shí)序邏輯電路本章內(nèi)容7.1 寄存器7.1 寄存器7.1.1 數(shù)碼寄存器7.1.2 鎖存器7.1.3 移位寄存器在數(shù)字系統(tǒng)中，通常用n個(gè)觸發(fā)器和附加的邏輯門構(gòu)成n位寄存器。n個(gè)觸發(fā)器用于存儲n位二進(jìn)制信息，而邏輯門電路控制寄存器按照命令接收信息，或者把已存儲的信息按照某種方式輸出。7.1.1 數(shù)碼寄存器7.1.1 數(shù)碼寄存器數(shù)碼寄存器是用于寄存數(shù)據(jù)的邏輯部件，可用來構(gòu)成其他類型的寄存器。n位的數(shù)碼寄存器由n個(gè)觸發(fā)器構(gòu)成，通常借助外部時(shí)鐘脈沖把數(shù)據(jù)寄存到觸發(fā)

2、器中。74LS1754位并入、并出上升沿送數(shù)、異步清零74LS1757.1.1 數(shù)碼寄存器74LS175的功能表CLKD3 D2 D1 D0Q3 Q2 Q1 Q00 xx x x x0 0 0 010 x x x x保持11x x x x保持1x x x x保持1D3 D2 D1 D0D3 D2 D1 D0741746位數(shù)碼寄存器，時(shí)鐘上升沿存儲數(shù)據(jù)7.1.2 鎖存器7.1.2 鎖存器鎖存器能夠?qū)崿F(xiàn)對輸入數(shù)據(jù)的鎖存。74LS373具有三態(tài)輸出的8位鎖存器。74LS373的功能表工作方式LE DiOi透明方式100011鎖存方式00 xQi高阻x1xZ74LS3737.1.2 鎖存器例7.1 用

3、74LS373和少量的邏輯門設(shè)計(jì)一個(gè)4路搶答電路7.1.2 鎖存器例7.1 用74LS373和少量的邏輯門設(shè)計(jì)一個(gè)4路搶答電路寄存器和鎖存器的區(qū)別寄存器與鎖存器的區(qū)別1）控制信號： 寄存器是同步時(shí)鐘控制，邊沿觸發(fā)；鎖存器是電平信號控制，電平觸發(fā)；2）輸出端信號：寄存器的輸出端平時(shí)不隨輸入端的變化而變化，只有在時(shí)鐘（CLK）有效時(shí)才將輸入端的數(shù)據(jù)送輸出端；鎖存器的輸出端平時(shí)總隨輸入端變化而變化（LE=1），只有當(dāng)鎖存器信號（LE=0）到達(dá)時(shí)，才將輸出端的狀態(tài)鎖存起來，使其不再隨輸入端的變化而變化；74LS37374LS1757.1.3 移位寄存器7.1.3 移位寄存器移位寄存器除了具有存儲代碼的

4、功能以外，還具有移位功能。在移位操作時(shí)，要求每來一個(gè)時(shí)鐘脈沖(即移位命令)，寄存器中存儲的數(shù)據(jù)就順次向左或向右移動(dòng)一位。移位寄存器的輸入方式有兩種：串行輸入：在同一個(gè)時(shí)鐘脈沖作用下，每輸入一個(gè)時(shí)鐘脈沖，輸入數(shù)據(jù)就移入一位到寄存器中，同時(shí)已存入的數(shù)據(jù)繼續(xù)右移或左移。若將多位數(shù)據(jù)存入串行移位寄存器，需要多個(gè)時(shí)鐘脈沖，因此串行輸入方式的寄存器工作速度慢。并行輸入：把全部數(shù)據(jù)同時(shí)輸入寄存器，工作速度快。移位寄存器的輸出方式也有兩種：串行輸出：在時(shí)鐘脈沖作用下一位一位對外輸出的。并行輸出：各位數(shù)據(jù)是通過其內(nèi)的觸發(fā)器輸出端同時(shí)對外輸出的。移位寄存器包括有：串行寄存器 （串入串出）并/串寄存器（并入串出）串

5、/并寄存器（串入并出）等。移位寄存器7.1.3 移位寄存器移位寄存器包括有：串行寄存器 （串入串出）并/串寄存器（并入串出）串/并寄存器（串入并出）6.4.3 移位寄存器4位右移串行移位寄存器（串入并出）左移定義為數(shù)據(jù)編碼的各位依次向左移動(dòng)，右移定義為數(shù)據(jù)編碼的各位依次向右移動(dòng)，其中數(shù)據(jù)編碼的高位在左邊，低位在右邊。移位寄存器7.1.3 移位寄存器4位左移串行移位寄存器（串入并出）左移定義為數(shù)據(jù)編碼的各位依次向左移動(dòng)，右移定義為數(shù)據(jù)編碼的各位依次向右移動(dòng)，其中數(shù)據(jù)編碼的高位在左邊，低位在右邊。7.1.3 移位寄存器8位串入-并出移位寄存器74LS164 8位串入-并出(8-bit serial

6、-in/parallel-out shift register)上升沿觸發(fā)異步清零串入數(shù)據(jù)是A和B的與 74LS164的功能表工作方式輸入輸出CPABQ7Q1Q0復(fù)位0 xxx00000000移位100Q6Q00101Q6Q00110Q6Q00111Q6Q01左移定義為數(shù)據(jù)編碼的各位依次向左移動(dòng)，右移定義為數(shù)據(jù)編碼的各位依次向右移動(dòng)，其中數(shù)據(jù)編碼的高位在左邊，低位在右邊。7.1.3 移位寄存器8位串入-并出移位寄存器74LS1647.1.3 移位寄存器LOAD=0，串行輸入LOAD=1，并行輸入4位并入/串入串出移位寄存器7.1.3 移位寄存器8位并入/串入-串出移位寄存器74LS166 上升

7、沿觸發(fā)、異步清零MR異步清零INH時(shí)鐘封鎖信號，正常工作時(shí)應(yīng)為低電平SH/LD數(shù)據(jù)移位/裝入SI 串行移位輸入工作方式輸入內(nèi)部狀態(tài)輸出INHCLKSIH G B AQ7 Q1 Q0QH復(fù)位0 xxxxx000000000裝入數(shù)據(jù)100 xh g b ahb、ah移位1010 xQ6Q0 0Q61011xQ6Q0 1Q67.1.3 移位寄存器8位并入/串入-串出移位寄存器74LS1667.1.3 移位寄存器4位雙向通用移位寄存器74LS194 (4-bit Bidirectional Universal Shift Register)由4個(gè)主從RS觸發(fā)器組成D0D3：并行數(shù)據(jù)輸入端Q0Q3 ：

8、并行數(shù)據(jù)輸出端DSR ：串行數(shù)據(jù)右側(cè)移入端DSL ：串行數(shù)據(jù)左側(cè)移入端S1、S0 ： 工作方式S1 S0 =00，保持S1 S0 =01，左移(從右側(cè)移入)S1 S0 =10，右移(從左側(cè)移入)S1 S0 =11，送數(shù)7.1.3 移位寄存器4位雙向通用移位寄存器74LS19474LS194的功能表工作方式輸入輸出CLKS1 S0DSRDSLD3 D0Q3Q2Q1Q0復(fù)位0 xx xxxx0000保持1x0 0 xxxQ3Q2Q1Q0左移10 101xxxxQ2Q1Q001右移11 0 xx01xx01Q3Q2Q1裝入數(shù)據(jù)11 1xxD3 D0D3D2D1D07.1.3 移位寄存器4位雙向通用移

9、位寄存器74LS1947.1.3 移位寄存器74LS194的Verilog HDL描述module ls194( Mrf, clk,s1,s0, Dsl,Dsr,data_in,data_out ); /模塊的I/O端口聲明 input Mrf; / 清零信號，低電平有效 input clk; / 時(shí)鐘輸入 input s1,s0; / 工作方式控制端 input Dsl, Dsr; / 左、右側(cè)移入數(shù)據(jù)端 input 3:0 data_in; / 四位的數(shù)據(jù)輸入 output 3:0 data_out; / 四位的數(shù)據(jù)輸出 reg 3:0 data_out; / 說明為寄存器類型 alway

10、s(posedge clk or negedge Mrf) begin /完成具體功能的過程塊 .74LS1947.1.3 移位寄存器always(posedge clk or negedge Mrf) begin /完成具體功能的過程塊 if(!Mrf) data_out = 4b0000; / 復(fù)位清零 else begin case(s1,s0) 2b01: / 左移 begin data_out = data_out1; / 左移1位 if(Dsr=1) data_out0 = 1; / 右側(cè)補(bǔ)1 else data_out0 = 0;/ 右側(cè)補(bǔ)0 end 2b10: / 右移 beg

11、in data_out 1; / 右移1位 if(Dsl=1) data_out3 = 1; / 左側(cè)補(bǔ)1 else data_out3 = 0; / 左側(cè)補(bǔ)0 end 2b11: / 裝入數(shù)據(jù) data_out = data_in; / 輸入賦值給輸出 default: data_out C1FF0DQQRC1FF1DQQRC1FF2F111D2 = Q2 (Q1Q0) D1 = Q1 Q0 D0 = Q0F = Q2Q1Q0補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法2. 同步4位十六進(jìn)制計(jì)數(shù)器補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法D3 = Q3 (Q2Q1Q0)D2 = Q2 (Q1Q0)D1 = Q1 Q0 D0 =

12、Q0 1F = Q3 Q2Q1Q0異步清零端3. 同步計(jì)數(shù)器的控制選項(xiàng)補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法3.1 同步預(yù)置數(shù)LOAD=0時(shí)，在時(shí)鐘作用下，持續(xù)計(jì)數(shù)邏輯；LOAD=1時(shí)，在時(shí)鐘作用下，將P3端的預(yù)置數(shù)載入觸發(fā)器；D3 = Q3 (Q2Q1Q0)D2 = Q2 (Q1Q0)D1 = Q1 Q0 D0 = Q0 1F = Q3 Q2Q1Q0帶有同步預(yù)置數(shù)端和異步清零端的計(jì)數(shù)器FF3帶有同步預(yù)置數(shù)端和異步清零端的計(jì)數(shù)器單元預(yù)置數(shù)： 同步、異步；清零： 同步、異步；計(jì)數(shù)使能、進(jìn)位端；雙向計(jì)數(shù)；補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法3.1 同步預(yù)置數(shù)D3 = Q3 (Q2Q1Q0)D2 = Q2 (Q1Q0)D1

13、= Q1 Q0 D0 = Q0 1帶有同步預(yù)置數(shù)端和異步清零端的計(jì)數(shù)器單元帶有同步預(yù)置數(shù)和異步清零端的4位16進(jìn)制計(jì)數(shù)器帶有異步清零端的4位16進(jìn)制計(jì)數(shù)器補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法3.2 異步預(yù)置數(shù)帶有異步預(yù)置數(shù)端的計(jì)數(shù)器單元ALOAD=1時(shí): P=1 Q=1; P=0 Q=0;ALOAD=0時(shí):預(yù)置數(shù)和清零功能無效；帶有異步預(yù)置數(shù)端和異步清零端的計(jì)數(shù)器單元CLEAR=0時(shí): PRN=1, CLRN=0 Q=0;（異步清零）CLEAR=1時(shí): PRN和CLRN由P和ALOAD決定；（異步預(yù)置數(shù)）補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法3.2 異步預(yù)置數(shù)帶有異步預(yù)置數(shù)端和異步清零端的計(jì)數(shù)器單元D3 = Q3 (Q

14、2Q1Q0)D2 = Q2 (Q1Q0)D1 = Q1 Q0 D0 = Q0 1帶有異步預(yù)置數(shù)端和異步清零端的4位同步計(jì)數(shù)器帶有同步預(yù)置數(shù)和異步清零端的4位16進(jìn)制計(jì)時(shí)器補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法3.3 計(jì)數(shù)使能帶有同步預(yù)置數(shù)端、異步清零端和使能端的4位同步計(jì)數(shù)器補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法補(bǔ)充： 計(jì)數(shù)器的設(shè)計(jì)方法3.4 雙向計(jì)數(shù)器4位同步減法計(jì)數(shù)器4位雙向計(jì)數(shù)器常見的集成計(jì)數(shù)器集成計(jì)數(shù)器同步、異步；二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器幾種常用的集成計(jì)數(shù)器CLK脈沖引入方式型號計(jì)數(shù)模式清零方式預(yù)置數(shù)方式同步74LS160 (74160)74LS161 (74161)74LS162 (7

15、4162)74LS163 (74163)74LS190 (74190)74LS191 (74191)74LS192 (74192)74LS193 (74193)十進(jìn)制加法4位二進(jìn)制加法十進(jìn)制加法4位二進(jìn)制加法單時(shí)鐘十進(jìn)制可逆單時(shí)鐘4位二進(jìn)制可逆雙時(shí)鐘十進(jìn)制可逆雙時(shí)鐘4位二進(jìn)制可逆異步(低有效)異步(低有效)同步(低有效)同步(低有效)無無異步(高有效)異步(高有效)同步(低有效)同步(低有效)同步(低有效)同步(低有效)異步(低有效)異步(低有效)異步(低有效)異步(低有效)異步74LS290 (74290)74LS293 (74293)二-五-十進(jìn)制加法二-八-十六進(jìn)制加法異步(高有效)異步

16、(高有效)無無7.2.2 同步集成計(jì)數(shù)器4位二進(jìn)制加法計(jì)數(shù)器74LS161 異步清零、同步預(yù)置數(shù)、上升沿計(jì)數(shù)LOAD預(yù)置數(shù)控制，低有效MR異步清零，低有效D0D3數(shù)據(jù)輸入Q0Q3計(jì)數(shù)輸出ENP、ENT計(jì)數(shù)使能RCO進(jìn)位輸出74LS163與74LS161引腳排列、邏輯功能類似區(qū)別：74LS163的MR是同步清零端7.2.2 同步集成計(jì)數(shù)器4位二進(jìn)制加法計(jì)數(shù)器74LS161清零：MR = 0預(yù)置數(shù)：MR = 1, LOAD = 0時(shí),CLK上升沿裝入(同步預(yù)置數(shù))計(jì)數(shù)：LOAD = MR = 1,ENP = ENT = 1,對CLK上升沿計(jì)數(shù)，當(dāng)Q3Q0=1111時(shí)，RCO=1且維持一個(gè)時(shí)鐘周期保

17、持：LOAD = MR = 1,且ENPENT=0(ENT=0還會使RCO=0)74LS161的功能表工作方式輸入輸出CLKENP ENTD3 D0Q3 Q0清零0 xxx xx0 0 0 0預(yù)置數(shù)10 x xD3 D0D3 D0計(jì)數(shù)111 1x加1計(jì)數(shù)保持11x0 xx 0 x保持Q3 Q0保持，RCO07.2.2 同步集成計(jì)數(shù)器4位二進(jìn)制加法計(jì)數(shù)器74LS1617.2.2 同步集成計(jì)數(shù)器74LS161的Verilog HDL描述module ls161( Mrf, Load, clk, Enp, Ent, data_in, data_out, Rco ); /計(jì)數(shù)器模塊I/O端口聲明 in

18、put Mrf; / 清零端，低電平有效 input Load; / 置位端，低電平有效 input clk; /時(shí)鐘端 input Enp, Ent; / 計(jì)數(shù)器使能端 input 3:0 data_in; / 4位預(yù)置數(shù)據(jù) output 3:0 data_out;/4位輸出數(shù)據(jù) output Rco;/ 進(jìn)位輸出端reg 3:0 data_out; /說明為寄存器類型reg Rco; always(posedge clk or negedge Mrf) begin if(!Mrf) begin data_out = 4b0000; Rco = 0; end / 清零 else if(!Lo

19、ad) data_out = data_in;/ 同步置位 else begin case (Enp,Ent) / 計(jì)數(shù)器使能控制 endcase end endendmodule7.2.2 同步集成計(jì)數(shù)器74LS161的Verilog HDL描述 case (Enp,Ent) / 計(jì)數(shù)器使能控制 2b?0: begin data_out = data_out; / 輸出保持 Rco = 0; / 進(jìn)位清零 end 2b11: if(data_out=4b1111) begin data_out = 0; / 計(jì)數(shù)歸零 Rco = 1; / 進(jìn)位有效 end else begin data_o

20、ut = data_out+1; / 計(jì)數(shù)器計(jì)數(shù) Rco = 0; / 進(jìn)位清零 end default: begin data_out = data_out; / 輸出保持 Rco FF1CPKJQQFF2CPKSQQFF3CPRQ1Q2Q311CKB二-五-十進(jìn)制加法計(jì)數(shù)器74LS2907.2.3 異步集成計(jì)數(shù)器第2個(gè)計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表二-五-十進(jìn)制加法計(jì)數(shù)器74LS29074LS290中FF1FF3的狀態(tài)轉(zhuǎn)換真值表CLK順序Q3 Q2 Q1Q3* Q2* Q1*123450 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 0功能：五進(jìn)制計(jì)數(shù)器

21、(可自啟動(dòng))Q1*=Q3Q1，CKB下降沿動(dòng)作Q2*=Q2，Q1下降沿動(dòng)作Q3*=Q1Q2，CKB下降沿動(dòng)作7.2.3 異步集成計(jì)數(shù)器二-五-十進(jìn)制加法計(jì)數(shù)器74LS29074LS290的功能表R0(1) R0(2)R9(1) R9(2)CKA CKB輸出1 11 10 xx 0 x xQ3Q2Q1Q0=00000 xx 01 11 1x xQ3Q2Q1Q0=1001R0(1)R0(2)=0R9(1)R9(2)=0 x二進(jìn)制計(jì)數(shù)（Q0輸出）x 五進(jìn)制計(jì)數(shù)（Q3Q2Q1輸出） Q08421碼(Q3Q2Q1Q0 )十進(jìn)制計(jì)數(shù)Q3 5421碼(Q0Q3Q2Q1)十進(jìn)制計(jì)數(shù)7.2.3 異步集成計(jì)數(shù)器二

22、-五-十進(jìn)制加法計(jì)數(shù)器74LS2908421碼計(jì)數(shù)輸出COUNTOUTPUTQ3Q2Q1Q001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 15421碼計(jì)數(shù)輸出COUNTOUTPUTQ0Q3Q2Q101234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0構(gòu)成十進(jìn)制計(jì)數(shù)器的狀態(tài)變化規(guī)律7.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器7.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器用M進(jìn)制中

23、規(guī)模集成計(jì)數(shù)器，實(shí)現(xiàn)N進(jìn)制計(jì)數(shù)器若MN只需一片；反之需多片反饋清零法(同步復(fù)位、異步復(fù)位)檢測計(jì)數(shù)器的指定狀態(tài)，反饋到MSI 的復(fù)位端，強(qiáng)制進(jìn)入全0狀態(tài)用異步清零設(shè)計(jì)N進(jìn)制計(jì)數(shù)器的步驟：(被檢測的狀態(tài)短暫存在，應(yīng)屬無效狀態(tài))(1) 寫出N進(jìn)制計(jì)數(shù)器的SN狀態(tài)的編碼(若是同步復(fù)位，取SN-1狀態(tài))(2) 求反饋邏輯清零信號低有效SN狀態(tài)編碼中值為1的各位Q與非清零信號高有效SN狀態(tài)編碼中值為1的各位Q與(3) 畫邏輯圖CLK及反饋控制的連接、相關(guān)控制端的連接7.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器74LS163同步清零的4位同步二進(jìn)制計(jì)數(shù)器(1) 74LS163是同步清零，寫出十二進(jìn)制計(jì)數(shù)

24、器的SN-1的狀態(tài)S11=1011(2) 求反饋邏輯(復(fù)位信號MR低有效)：MR=Q3Q1Q0(3) 畫邏輯圖為使計(jì)數(shù)器正常工作，ENP、ENT、LOAD都接高電平例7.3 用74LS163構(gòu)成十二進(jìn)制計(jì)數(shù)器7.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.4 用74LS290構(gòu)成八進(jìn)制計(jì)數(shù)器74LS290異步清零的，二-五-十進(jìn)制異步計(jì)數(shù)器先把74LS290接成十進(jìn)制(采用8421碼)計(jì)數(shù)器形式CKA=CLK, CKB= Q0 (1) 74LS290是異步清零，寫出八進(jìn)制計(jì)數(shù)器SN的狀態(tài)S8=1000(2) 求反饋邏輯(復(fù)位信號高有效)：反饋輸出為 Q3，取R01=R02=Q3 ；R9(1

25、)、R9(2)接無效信號(低電平)(3) 畫邏輯圖7.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器反饋預(yù)置數(shù)法反饋預(yù)置數(shù)法 (適用于有預(yù)置數(shù)功能的計(jì)數(shù)器同步置數(shù)、異步置數(shù))檢測計(jì)數(shù)器的指定狀態(tài)，反饋到MSI 的預(yù)置數(shù)端，裝入特定數(shù)據(jù)同步預(yù)置數(shù)設(shè)計(jì)N進(jìn)制計(jì)數(shù)器的步驟：(1) 寫出N進(jìn)制計(jì)數(shù)器的SN-1狀態(tài)的編碼(若是異步預(yù)置數(shù)，取SN狀態(tài))(2) 求反饋邏輯 預(yù)置數(shù)信號低有效若S0SN-1的編碼是從小到大的順序，取SN-1狀態(tài)編碼中值為1的各位Q”與非”；否則取SN-1編碼中值為1的各位Q與值為0的各位Q的非進(jìn)行”與非” 預(yù)置數(shù)信號高有效SN-1狀態(tài)編碼中相應(yīng)位進(jìn)行”與”(3) 畫邏輯圖7.2.4

26、 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.5 用74LS161設(shè)計(jì)十進(jìn)制計(jì)數(shù)器74LS161異步清零、同步預(yù)置數(shù)，4位二進(jìn)制計(jì)數(shù)器預(yù)置為0方式計(jì)數(shù)器計(jì)10個(gè)脈沖后，就預(yù)置為0S9=1001，反饋邏輯LOAD=Q3Q074LS161D1D0D2D3CLKENTENPMRLOADRCOQ1Q0Q2Q3CLK117.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.5 用74LS161設(shè)計(jì)十進(jìn)制計(jì)數(shù)器預(yù)置為最小數(shù)方式用進(jìn)位輸出RCO完成預(yù)置數(shù)操作Q3Q2Q1Q0=1111時(shí)，RCO=1，反相后送給LOAD，預(yù)置數(shù)據(jù)為D3D2D1D0=01107.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.5 用7

27、4LS161設(shè)計(jì)十進(jìn)制計(jì)數(shù)器預(yù)置為最大數(shù)方式置最大數(shù)方式計(jì)到某個(gè)數(shù)后，置為最大數(shù)，然后接著從0開始計(jì)數(shù)4位二進(jìn)制計(jì)數(shù)器的最大數(shù)是1111；要實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)，需跳過6個(gè)狀態(tài)應(yīng)該在計(jì)到1000時(shí)，使預(yù)置數(shù)端(同步預(yù)置數(shù))有效，下個(gè)脈沖到達(dá)時(shí)置為11111111可視為狀態(tài)轉(zhuǎn)換中的S0S0=1111，S9=1000；即，Q3Q2Q1Q0=1000時(shí)，LOAD=0；故反饋邏輯LOAD=Q3Q2Q1Q0；預(yù)置數(shù)為D3D2D1D0=11117.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.5 用74LS161設(shè)計(jì)十進(jìn)制計(jì)數(shù)器反饋邏輯LOAD=Q3Q2Q1Q0；預(yù)置數(shù)為D3D2D1D0=11117.2.4

28、基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.5 用74LS161設(shè)計(jì)十進(jìn)制計(jì)數(shù)器S0=1010，S9=0011；即，Q3Q2Q1Q0=0011時(shí)，LOAD=0；故反饋邏輯LOAD=Q3Q2Q1Q0；預(yù)置數(shù)為D3D2D1D0=1010預(yù)置為中間數(shù)方式置中間數(shù)方式計(jì)到某個(gè)數(shù)后，就置為一個(gè)中間數(shù) ，然后接著開始計(jì)數(shù)，該中間數(shù)可視為S0狀態(tài)設(shè)中間數(shù)為1010，S9=0011跳過6個(gè)狀態(tài)：0100 、0101、0110、0111 、1000、10017.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.5 用74LS161設(shè)計(jì)十進(jìn)制計(jì)數(shù)器反饋邏輯LOAD=Q3Q2Q1Q0；預(yù)置數(shù)為D3D2D1D0=1010若

29、預(yù)置的中間數(shù)取0011，則構(gòu)成余3碼十進(jìn)制計(jì)數(shù)器反饋邏輯LOAD=Q3Q2；預(yù)置數(shù)為D3D2D1D0=00117.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.6 74LS192構(gòu)成六進(jìn)制加法計(jì)數(shù)器要求初態(tài)取001074LS192雙時(shí)鐘輸入，同步BCD碼可逆計(jì)數(shù)器異步清零(高有效)、異步預(yù)置數(shù)(低有效)加法計(jì)數(shù)UP接計(jì)數(shù)脈沖，DN接高電平由于初態(tài)是S0=0010，74LS192是異步預(yù)置數(shù)，S6=1000即，當(dāng)Q3Q2Q1Q0=1000時(shí)，PL=0(S0S6是從小到大順序)反饋邏輯PL=Q3；預(yù)置的數(shù)據(jù)為D3D2D1D0=00107.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.7 74L

30、S163構(gòu)成二十四進(jìn)制計(jì)數(shù)器(3) 24個(gè)有效狀態(tài)的編碼依次取00H17H設(shè)兩片構(gòu)成的計(jì)數(shù)器的計(jì)數(shù)值為Q7Q0低位進(jìn)行十六進(jìn)制計(jì)數(shù)，當(dāng)計(jì)數(shù)值Q7Q0=00010111(17H)時(shí)，應(yīng)將兩個(gè)計(jì)數(shù)器同時(shí)清零即可，故兩個(gè)計(jì)數(shù)器的MR=Q4Q2Q1Q07.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.7 74LS163構(gòu)成二十四進(jìn)制計(jì)數(shù)器74LS163同步清零、同步預(yù)置數(shù)，4位同步二進(jìn)制計(jì)數(shù)2片74LS163，分別作為個(gè)位和十位計(jì)數(shù)(1) 取023的8421BCD碼作為24個(gè)有效狀態(tài)的編碼7.2.4 基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器例7.7 74LS163構(gòu)成二十四進(jìn)制計(jì)數(shù)器(2) 有效狀態(tài)的編碼

31、取06H0FH、 16H1FH、 26H29H設(shè)兩片構(gòu)成的計(jì)數(shù)器的計(jì)數(shù)值為Q7Q0個(gè)位進(jìn)行十進(jìn)制計(jì)數(shù)(有效狀態(tài)6F)，故若Q3Q0=1111(即RCO=1)或者Q7Q4=0010且Q3Q0=1001(個(gè)位計(jì)了3個(gè)脈沖)時(shí)，個(gè)位的LOAD=0，即個(gè)位的LOAD=RCOQ5Q3Q0十位當(dāng)計(jì)了23個(gè)脈沖時(shí)應(yīng)清零，即十位的MR=Q5Q3Q07.2.5 移位寄存器型計(jì)數(shù)器將移位寄存器的輸出以一定方式反饋到串行輸入端構(gòu)成環(huán)形計(jì)數(shù)器結(jié)構(gòu)簡單，但有效狀態(tài)少(n位移位寄存器n進(jìn)制) 4位環(huán)形計(jì)數(shù)器的邏輯圖7.2.5 移位寄存器型計(jì)數(shù)器設(shè)電路初始狀態(tài)Q3Q2Q1Q0=0001(通過觸發(fā)器置、復(fù)位實(shí)現(xiàn))由0001、

32、0010、0100、1000組成有效循環(huán)；其余4個(gè)狀態(tài)是無效狀態(tài)該電路不能自啟動(dòng) 環(huán)形計(jì)數(shù)器7.2.5 移位寄存器型計(jì)數(shù)器扭環(huán)形計(jì)數(shù)器約翰遜(Johnson)計(jì)數(shù)器74LS194構(gòu)成4位扭環(huán)形計(jì)數(shù)器將環(huán)形計(jì)數(shù)器的反饋函數(shù) D0=Q3 改成D0=Q37.2.5 移位寄存器型計(jì)數(shù)器扭環(huán)形計(jì)數(shù)器約翰遜(Johnson)計(jì)數(shù)器初始時(shí)，Q3Q2Q1Q0=0000兩個(gè)相鄰狀態(tài)只有一個(gè)變量不同，不會產(chǎn)生競爭-冒險(xiǎn)n位扭環(huán)形移位寄存器可實(shí)現(xiàn)2n進(jìn)制計(jì)數(shù)器該電路仍然不能自啟動(dòng)7.2.5 移位寄存器型計(jì)數(shù)器移位寄存器型計(jì)數(shù)器的自啟動(dòng)方法例7.8 設(shè)計(jì)一個(gè)能自啟動(dòng)的4位扭環(huán)形計(jì)數(shù)器方法：修改邏輯設(shè)計(jì)，切斷無效循環(huán)，

33、引導(dǎo)到有效狀態(tài)分析：FFi到FFi+1位的移位關(guān)系是固定的，只能修改FF0的次態(tài)。如：從1001處切斷，并引導(dǎo)到0011反饋邏輯：D0=Q3+Q2Q1Q07.2.5 移位寄存器型計(jì)數(shù)器反饋邏輯：D0=Q3+Q2Q1Q0環(huán)形計(jì)數(shù)器實(shí)現(xiàn)自啟動(dòng)的原理類似，但更復(fù)雜移位寄存器型計(jì)數(shù)器的自啟動(dòng)方法7.3 順序脈沖發(fā)生器7.3.1 由計(jì)數(shù)器和譯碼器構(gòu)成順序脈沖發(fā)生器7.3 順序脈沖發(fā)生器產(chǎn)生8個(gè)節(jié)拍的順序脈沖發(fā)生器(節(jié)拍脈沖發(fā)生器)7.3 順序脈沖發(fā)生器7.3.1 由計(jì)數(shù)器和譯碼器構(gòu)成順序脈沖發(fā)生器順序脈沖發(fā)生器輸出波形觸發(fā)器翻轉(zhuǎn)有先后，會產(chǎn)生競爭-冒險(xiǎn)，出現(xiàn)干擾尖脈沖7.3 順序脈沖發(fā)生器7.3.1 由

34、計(jì)數(shù)器和譯碼器構(gòu)成順序脈沖發(fā)生器用扭環(huán)形計(jì)數(shù)器取代普通的計(jì)數(shù)器引入封鎖脈沖，消除競爭-冒險(xiǎn)現(xiàn)象 在74LS161與74LS138構(gòu)成的順序脈沖發(fā)生器中，可通過CLK控制74LS138的E2來實(shí)現(xiàn)消除干擾脈沖的方法7.3 順序脈沖發(fā)生器7.3.1 由計(jì)數(shù)器和譯碼器構(gòu)成順序脈沖發(fā)生器用扭環(huán)形計(jì)數(shù)器取代普通的計(jì)數(shù)器引入封鎖脈沖，消除競爭-冒險(xiǎn)現(xiàn)象 在74LS161與74LS138構(gòu)成的順序脈沖發(fā)生器中，可通過CLK控制74LS138的E2來實(shí)現(xiàn)消除干擾脈沖的方法7.3 順序脈沖發(fā)生器7.3.2 環(huán)形計(jì)數(shù)器作為順序脈沖發(fā)生器環(huán)形計(jì)數(shù)器本身就構(gòu)成順序脈沖發(fā)生器8位環(huán)形計(jì)數(shù)器構(gòu)成的順序脈沖發(fā)生器輸出波形7

35、.4 基于MSI時(shí)序邏輯電路的分析與設(shè)計(jì)7.4 基于MSI時(shí)序邏輯電路的分析與設(shè)計(jì)7.4.1 基于MSI時(shí)序邏輯電路的分析分析由MSI構(gòu)成的時(shí)序邏輯電路時(shí)，首先將電路劃分為若干個(gè)功能模塊，然后分析每個(gè)模塊的功能，在此基礎(chǔ)上分析出整體電路的邏輯功能。下面通過舉例說明基于MSI時(shí)序電路的分析方法。7.4.1 基于MSI時(shí)序邏輯電路的分析74HC161(同步預(yù)置數(shù))：LOAD=C/S若C/S=0：CLK上升沿作用下,將Q2Q1Q0Din裝入移位寄存器若C/S=1：CLK上升沿作用下,74LS161進(jìn)行加法計(jì)數(shù)4位二進(jìn)制加法計(jì)數(shù)器7.4.1 基于MSI時(shí)序邏輯電路的分析例7.10 試分析X=0和1時(shí)電

36、路的邏輯功能2個(gè)模塊計(jì)數(shù)器和數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS251Y=CBAD0+CBAD1+CBAD2+CBAD3+CBAD4+CBAD5+CBAD6+CBAD7 =Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1XQ0+Q3Q2Q1+Q3Q2Q1輸出Z=Y計(jì)數(shù)器74LS161LOAD(74LS251的Y)=0時(shí)裝入數(shù)據(jù)00Q2Q2=1時(shí)計(jì)數(shù)，Q3Q2Q1控制74LS251的C、B、A7.4.1 基于MSI時(shí)序邏輯電路的分析例7.10 試分析X=0和1時(shí)電路的邏輯功能例7.10的狀態(tài)轉(zhuǎn)換表(X=0)Q3 Q2 Q1 Q0 Y=LOADQ3* Q2* Q1* Q0* Z=Y0

37、0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01111111111110(置數(shù))0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 1 10000000000001設(shè)初態(tài)Q3Q2Q1Q0=0000X=0時(shí)的功能：余3碼加法計(jì)數(shù)器，Z是進(jìn)位輸出信號X=0時(shí)Y=Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q

38、3Q2Q17.4.1 基于MSI時(shí)序邏輯電路的分析例7.10 試分析X=0和1時(shí)電路的邏輯功能例7.10的狀態(tài)轉(zhuǎn)換表(X=1)Q3 Q2 Q1 Q0 Y=LOADQ3* Q2* Q1* Q0* Z=Y0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11111111110(置數(shù))0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00000000001設(shè)初態(tài)Q3Q2Q1Q0=0000X=1時(shí)的功能：8421BCD碼加法計(jì)數(shù)

39、器，Z是進(jìn)位輸出信號X=1時(shí)Y=Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1Q0+Q3Q2Q1+Q3Q2Q17.4.1 基于MSI時(shí)序邏輯電路的分析例7.10 試分析X=0和1時(shí)電路的邏輯功能無論X=0或1，電路均能自啟動(dòng)前面未出現(xiàn)的各無效狀態(tài)的轉(zhuǎn)換表XQ3 Q2 Q1 Q0Y=LOADQ3* Q2* Q1* Q0*01 1 0 11 1 1 01 1 1 10(置數(shù))110 0 1 11 1 1 10 0 0 011 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1110(置數(shù))0(置數(shù))111 0 1 11 1 0 00 0 1 10

40、 0 1 11 1 1 10 0 0 07.4.1 基于MSI時(shí)序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1s74LS290：CKA連Q3，CKB連CLK5421碼計(jì)數(shù)Q0輸出是CLK的十分頻，即周期為10s的脈沖，送給74LS161Y2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKTPD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS1940007.4.1 基于MSI時(shí)序邏輯電路的分析例7.

41、11 分析邏輯功能，其中CLK的周期為1sY2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKTPD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS194000(2) 74LS161(同步預(yù)置數(shù))：LOAD=Q2Q0，預(yù)置0對周期為10s的脈沖進(jìn)行六進(jìn)制計(jì)數(shù)7.4.1 基于MSI時(shí)序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1sY2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKT

42、PD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS194000(3) 74LS138：對74LS161的輸出譯碼，控制74LS194的S1、S07.4.1 基于MSI時(shí)序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1sY2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKTPD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q

43、1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS194000(4) 74LS194：根據(jù)S1、S0的狀態(tài)進(jìn)行操作，輸出控制指示燈，其中：S1=MY3Y4=MCBACBA=M+CBA+CBAS0=MY0Y1= MCBACBA=M+CBA+CBA7.4.1 基于MSI時(shí)序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1s電路的邏輯功能：首先送數(shù)，使最左側(cè)(Q0控制的)燈亮，然后進(jìn)行光點(diǎn)控制：光點(diǎn)右移20s，保持10s；再左移20s，保持10s；重復(fù)進(jìn)行例7.11的功能表(控制)MQ2 Q1 Q0 (161)C B A (138) S1 S0

44、功能0X X X1 1送數(shù)(CLK上升沿)110 0 00 0 10 10 1左移(CLK上升沿)10 1 00 0保持110 1 11 0 01 01 0右移(CLK上升沿)11 0 10 0保持74LS194的 S1=M+CBA+CBA S0=M+CBA+CBA7.4.2 基于MSI時(shí)序邏輯電路的設(shè)計(jì)7.4.2 基于MSI時(shí)序邏輯電路的設(shè)計(jì)設(shè)計(jì)步驟：(1) 確定輸入/輸出邏輯變量并賦予邏輯值；根據(jù)設(shè)計(jì)要求及現(xiàn)有芯片，將總體邏輯設(shè)計(jì)劃分為若干子功能模塊(2) 各功能塊內(nèi)部電路設(shè)計(jì)(3) 各塊邏輯電路相互連接，畫出整個(gè)邏輯電路圖注意事項(xiàng)：(1) 一般，狀態(tài)化簡并非必須(2) 狀態(tài)分配根據(jù)器件功

45、能而定(3) 求驅(qū)動(dòng)方程和輸出方程時(shí)，要確定MSI在每個(gè)狀態(tài)下的操作功能，并設(shè)置各控制端的驅(qū)動(dòng)信號。7.4.2 基于MSI時(shí)序邏輯電路的設(shè)計(jì)例7.12 設(shè)計(jì)一個(gè)能自啟動(dòng)的燈光控制電路，要求紅、綠、黃燈在時(shí)鐘作用下按要求轉(zhuǎn)換狀態(tài) 指示燈狀態(tài)轉(zhuǎn)換順序(1亮，0滅)CLK順序紅 黃 綠0123456780 0 01 0 00 1 00 0 11 1 10 0 10 1 01 0 00 0 0將燈的狀態(tài)作為輸出，用Z1、Z2、Z3表示用74LS161實(shí)現(xiàn)八進(jìn)制計(jì)數(shù)用74LS138對74LS161的輸出Q2Q1Q0譯碼控制Z1Z37.4.2 基于MSI時(shí)序邏輯電路的設(shè)計(jì)狀態(tài)轉(zhuǎn)換表Q3 Q2 Q1 Q0

46、(161) C B A (138)mi=1(74138)Z1 Z2 Z30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1m0m1m2m3m4m5m6m70 0 01 0 00 1 00 0 11 1 10 0 10 1 01 0 0得輸出Z的邏輯表達(dá)式：Z1=m1+m4+m7= m1m4m7=Y1Y4Y7Z2=m2+m4+m6= Y2Y4Y6Z3=m3+m4+m5= Y3Y4Y5例7.12 設(shè)計(jì)一個(gè)能自啟動(dòng)的燈光控制電路，要求紅、綠、黃燈在時(shí)鐘作用下按要求轉(zhuǎn)換狀態(tài)7.4.2 基于MSI時(shí)序邏輯電路的設(shè)計(jì)例7.13 用74LS194和74LS138設(shè)計(jì)一個(gè)能同時(shí)產(chǎn)生101101和110100雙序列脈沖發(fā)生器，要求電路能自啟動(dòng)計(jì)數(shù)器模塊和譯碼器模塊計(jì)數(shù)器：用74LS194(左移)構(gòu)成六進(jìn)制扭環(huán)形計(jì)數(shù)器74LS194的功能表工作方式輸入輸出CLKS1 S0DSR