基于VHDL的ASK調(diào)制及解調(diào)設(shè)計實現(xiàn)分析

1、-. z.- . -可修編- .目錄1 引言 . 11.1課題研究的背景與意義 . 11.2 課題的研究現(xiàn)狀 . 11.3本文的構(gòu)造及主要工作 . 22 ASK調(diào)制解調(diào)系統(tǒng)的原理 . 42.1 ASK調(diào)制原理及設(shè)計方法 . 42.2 ASK解調(diào)原理及設(shè)計方法 . 52.3 ASK信號的功率譜及帶寬 . 62.4 ASK系統(tǒng)的抗噪聲性能 . 82.4.1 包絡(luò)檢測時2ASK系統(tǒng)的誤碼率 . 82.4.2 相干解調(diào)時2ASK的系統(tǒng)誤碼率 . 103 ASK調(diào)制與解調(diào)的VHDL系統(tǒng)建模 . 123.1 軟件平臺介紹 . 123.2 ASK調(diào)制與解調(diào)系統(tǒng)的具體設(shè)計 . 153.3 基于VHDL的ASK

2、調(diào)制系統(tǒng)仿真與分析 . 163.4 基于VHDL的ASK解調(diào)系統(tǒng)仿真與分析 . 193.5 ASK調(diào)制解調(diào)聯(lián)合比照 . 213.6 本章總結(jié) . 234 基于VHDL的MASK調(diào)制系統(tǒng)設(shè)計與仿真 . 244.1 多進制振幅調(diào)制 . 244.2 基于VHDL的MASK調(diào)制系統(tǒng)實現(xiàn) . 245 總結(jié) . 26附錄 . 271 ASK調(diào)制VHDL程序 . 272 ASK解調(diào)VHDL程序 . 283 MASK調(diào)制VHDL程序 . 29參考文獻 . 32-. z.第I頁共II頁-. z.【1】【2】【3】【4】【5】【6】【7】【8】【9】1 引言1.1課題研究的背景與意義通信即傳輸信息，進展信息的時空

3、轉(zhuǎn)移。通信系統(tǒng)的作用就是將信息從信源發(fā)送到一個或多個目的地。實現(xiàn)通信的方式和手段很多，如手勢、語言、旌旗、烽火臺和擊鼓傳令，以及現(xiàn)代社會的電報、播送、電視、遙控、遙測、因特網(wǎng)和計算機通信等，這些都是消息傳遞的方式和信息交流的手段。伴隨著人類的文明和科學(xué)技術(shù)的開展，電信技術(shù)也是以一日千里的速度飛速開展，如今，在自然科學(xué)領(lǐng)域涉及通信這一術(shù)語時，一般指電通信?，F(xiàn)代通信系統(tǒng)要求通信距離遠、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向通過調(diào)制，不僅可以進展頻譜搬移，把調(diào)制信號的頻譜搬移到所希望的位置上，而且它對系統(tǒng)的傳輸有效性和傳輸?shù)目煽啃杂兄艽蟮挠绊?。從模擬調(diào)

4、制到數(shù)字調(diào)制，從二進制開展到多進制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向開展。一個系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞。ASKAmplitudeShiftKeying作為一種簡單高效便捷,易于實現(xiàn)的特點,在目前的通信領(lǐng)域中有著其獨特的位置，對基于ASK的通信系統(tǒng)的研究與應(yīng)用也是眾多研究工程中的熱點。在實際應(yīng)用當中，大型、復(fù)雜的系統(tǒng)直接實驗是十分昂貴的，而通信系統(tǒng)設(shè)計研究是一項十分復(fù)雜的技術(shù)。由于技術(shù)的復(fù)雜性，在現(xiàn)代通信技術(shù)中，越來越重視采用計算機仿真技術(shù)來進展系統(tǒng)分析和設(shè)計。利用仿真，可以大大降低

5、實驗本錢。在實際通信中，很多信道都不能直接傳送基帶信號，必須用基帶信號對載波波形的*些參量進展控制，使載波的這些參量隨基帶信號的變化而變化，即所謂正弦載波調(diào)制。1.2 課題的研究現(xiàn)狀近十幾年來，隨著計算機，人工智能，模式識別的信號處理等技術(shù)的飛速開展。通信信號的自動調(diào)制識別技術(shù)得到長足的開展。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用，主要是因為數(shù)字通信有以下優(yōu)點：-. z.第1 頁共35頁-. z.【10】【11】【12】【13】數(shù)字信號便于存儲、處理、抗干擾能力強數(shù)字信號便于交換和傳輸可靠性高，傳輸過程中的過失可以設(shè)法控制數(shù)字信號易于加密且性強通用性和靈活性好。ASKAmplitude

6、ShiftKeying振幅調(diào)制作為數(shù)字調(diào)制傳輸?shù)囊环N常用方式，具備上述所有的優(yōu)點，所以ASK的應(yīng)用是非常廣泛的，如在基于ASK的神經(jīng)網(wǎng)絡(luò)解調(diào)器研究上與傳統(tǒng)解調(diào)器相比,它有一些很重要的特點:第一,基于ASK的神經(jīng)網(wǎng)絡(luò)算法用于解調(diào)處理,其抗干擾性能優(yōu)于傳統(tǒng)方法;第二,基于ASK的神經(jīng)網(wǎng)絡(luò)解調(diào)器有和傳統(tǒng)解調(diào)器相似的處理單元,但在神經(jīng)網(wǎng)絡(luò)中,這些功能被整合在多個神經(jīng)元中,無需對每個處理單元和功能進展單獨設(shè)計,這些處理功能都是在其學(xué)習過程中自己獲得的;第三,解調(diào)系統(tǒng)為并行構(gòu)造,所以處理速度比傳統(tǒng)速度更快。還有開發(fā)多信道通信系統(tǒng)時針對ASK中頻信號發(fā)生器和接收機的FPGA設(shè)計及實現(xiàn)的研究,研究結(jié)果說明能增

7、加系統(tǒng)的冗余性,提高系統(tǒng)的可靠性。有較為廣泛的市場前景的應(yīng)用于智能系統(tǒng)包括家庭保安系統(tǒng)、自動化控制系統(tǒng)、汽車門禁系統(tǒng)以及RF ID等領(lǐng)域的工作于超高頻(UHF)的射頻接收機也常使用于ASK數(shù)字調(diào)制方式。在其它應(yīng)用中還有如基于ASK無線射頻收發(fā)模塊的安防系統(tǒng)，無線射頻數(shù)據(jù)傳送電路和 EMC 微處理器設(shè)計為一體,構(gòu)成具有檢測不同信號和無線數(shù)據(jù)傳輸?shù)墓δ苣K,并通過無線接收模塊與網(wǎng)絡(luò)連網(wǎng),應(yīng)用于家庭及單位的安防系統(tǒng)。1.3本文的構(gòu)造及主要工作本文論述了基于VHDL及CPLD實現(xiàn)ASK數(shù)字調(diào)制系統(tǒng)的方法，其實現(xiàn)步驟包括：1.研究2ASK調(diào)制解調(diào)系統(tǒng)的原理及設(shè)計方法以及2ASK的頻譜和抗噪聲性能；2.根

8、據(jù)各個系統(tǒng)的總體功能與硬件特點，設(shè)計總體框圖；3.根據(jù)VHDL語言特點，對系統(tǒng)進展VHDL建模；4.根據(jù)VHDL模型，進展具體VHDL語言程序設(shè)計；5.對設(shè)計的程序進展波形仿真與調(diào)試。第2 頁共35頁-. z.6.基于VHDL的MASK調(diào)制研究-. z.第3 頁共35頁-. z.式中， 為載波角頻率， s(t) 為單極性 NRZ 矩形脈沖序列2 ASK調(diào)制解調(diào)系統(tǒng)的原理2.1 ASK調(diào)制原理及設(shè)計方法數(shù)字幅度調(diào)制又稱幅度鍵控ASK，二進制幅度鍵控記作2ASK。2ASK是利用代表數(shù)字信息0或1的基帶矩形脈沖去鍵控一個連續(xù)的載波，使載波時斷時續(xù)地輸出。有載波輸出時表示發(fā)送1，無載波輸出時表示發(fā)送0

9、。借助于第3章幅度調(diào)制的原理，2ASK信號可表示為e0s(t)cosct(2.1cs(t)ang(tnTb)2.2n其中，g(t)是持續(xù)時間為Tb、高度為1的矩形脈沖，常稱為門函數(shù)，an為二進制數(shù)字-. z.-. z.an1,出現(xiàn)概率為 p0,出現(xiàn)概率為1p2.3-. z.2ASK信號的產(chǎn)生方法調(diào)制方法有兩種，如下列圖2.1所示：圖a是一般的模擬幅度調(diào)制方法，不過這里的s(t)由式2.2規(guī)定；圖b是一種鍵控方法，這里的開關(guān)電路受s(t)控制。圖c給出e0(t)的波形例如。二進制幅度鍵控信號，由于一個信號狀態(tài)始終為0，相當于處于斷開狀態(tài)，故又常稱為通斷鍵控信號OOK信號。-. z.第4 頁共35

10、頁-. z.1z(t) y(t) cost s(t) co s t s(t)(1 cos 2t)2(2.4) 1 1s(t) s(t) cos 2t圖2.1 ASK信號產(chǎn)生方法及波形2.2 ASK解調(diào)原理及設(shè)計方法ASK信號解調(diào)的常用方法主要有兩種：包絡(luò)檢波法和相干檢測法包絡(luò)檢波法的原理方框圖如圖2.2所示:帶通濾波器BPF恰好使2ASK信號完整地通過，經(jīng)包絡(luò)檢測后，輸出其包絡(luò)。低通濾波器LPF的作用是濾除高頻雜波，使基帶信號包絡(luò)通過。抽樣判決器包括抽樣、判決及碼元形成器。定時抽樣脈沖位同步信號是很窄的脈沖，通常位于每個碼元的中央位置，其重復(fù)周期等于碼元的寬度。不計噪聲影響時，帶通濾波器輸出為

11、2ASK信號，即y(t)e0(t)s(t)cosct，包絡(luò)檢波器輸出為s(t)。經(jīng)抽樣、判決后將碼元再生，即可恢復(fù)出數(shù)字序列an。相干檢測法原理方框圖如圖2.3所示:相干檢測就是同步解調(diào)，要求接收機產(chǎn)生一個與發(fā)送載波同頻同相的本地載波信號，稱其為同步載波或相干載波。利用此載波與收到的已調(diào)信號相乘，輸出為22-. z.第5 頁共35頁-. z.圖2.2 2ASK信號的包絡(luò)解調(diào)-. z.【14】【15】1P ( f ) P ( f f ) P ( f f ) 2.6 圖2.3 2ASK的相干解調(diào)經(jīng)低通濾波濾除第二項高頻分量后，即可輸出s(t)信號。低通濾波器的截止頻率與基帶數(shù)字信號的最高頻率相等。

12、由于噪聲影響及傳輸特性的不理想，低通濾波器輸出波形有失真，經(jīng)抽樣判決、整形后再生數(shù)字基帶脈沖。雖然2ASK信號中確實存在著載波分量，原則上可以通過窄帶濾波器或鎖相環(huán)來提取同步載波，但這會給接收設(shè)備增加復(fù)雜性。因此，實際中很少采用相干解調(diào)法來解調(diào)2ASK信號。2.3 ASK信號的功率譜及帶寬從2ASK的原理可知，一個2ASK信號e0(t)可以表示成e0s(t)cosct2.5這里，s(t)是代表信息的隨機單極性矩形脈沖序列?，F(xiàn)設(shè)s(t)的功率譜密度為Ps(f)，e0(t)的功率譜密度為Pe(f)，則由式2.5可以證得4第6 頁共35頁-. z.-. z.對于單極性NRZ碼，有Ps(f)142Tb

13、Sa(fTb)14(f)2.7-. z.-. z.TbP ( f ) Sa ( f f )T Sa1( f f ) ( f f )代入式2.6，得2ASK信號功率譜：1616可知：2(ffc)Tb2.8-. z.22ASK 信號的帶寬 B 是數(shù)字基帶信號帶寬 的兩倍 2B 2B 2 f 2.9 12ASK信號的功率譜由連續(xù)譜和離散譜兩局部組成。其中，連續(xù)譜取決于數(shù)字基帶信號s(t)經(jīng)線性調(diào)制后的雙邊帶譜，而離散譜則由載波分量確定。2ASKsT-. z.-. z.3因為系統(tǒng)的傳碼率RB圖2.42ASK信號的功率譜1/TbBaud，故2ASK系統(tǒng)的頻帶利用率為-. z.第7 頁共35頁-. z.-

14、. z.1Tb2fb1(Baud/Hz)2.10-. z.Tb2fb2-. z.-. z.這意味著用2ASK方式傳送碼元速率為帶寬至少為2RBHz。2.4 ASK系統(tǒng)的抗噪聲性能RB的二進制數(shù)字信號時，要求該系統(tǒng)的-. z.【16】2Acost ,發(fā)1s(t ) y(t) s (t ) n (t)Acos t n (t )cost n (t )sin t ,發(fā)12.12 通信系統(tǒng)的抗噪聲性能是指系統(tǒng)克制加性噪聲的能力。在數(shù)字系統(tǒng)中它通常采用誤碼率來衡量。由于加性噪聲被認為只對信號的接收產(chǎn)生影響，故分析系統(tǒng)的抗噪聲性能只需考慮接收局部。假定信道噪聲為加性高斯白噪聲n(t)，其均值為0、方差為n；

15、接收的信號為0，發(fā)02.112.4.1 包絡(luò)檢測時2ASK系統(tǒng)的誤碼率對于圖2所示的包絡(luò)檢測接收系統(tǒng)，其接收帶通濾波器BPF的輸出為inc(t)cosctns(t)sinct,發(fā)0其中，ni(t)nc(t)cosctns(t)sinct為高斯白噪聲經(jīng)BPF限帶后的窄帶高斯白噪聲。經(jīng)包絡(luò)檢波器檢測，輸出包絡(luò)信號-. z.-. z.An2(t)n2(t),發(fā)1-. z.*(t)2c2s2.13-. z.nc(t)ns(t),發(fā)0-. z.由式2.12可知，發(fā)1時，接收帶通濾波器BPF的輸出y(t)為正弦波加窄帶高斯噪聲形式；發(fā)0時，接收帶通濾波器BPF的輸出y(t)為純粹窄帶高斯噪聲形式。于是，發(fā)

16、1時，BPF輸出包絡(luò)*(t)的抽樣值*的一維概率密度函數(shù)f1(*)第8 頁共35頁-. z.-. z.服從萊斯分布；而發(fā)0時，BPF輸出包絡(luò)*(t)的抽樣值*的一維概率密度函數(shù)f服從瑞利分布，如圖2.5所示0(*)-. z.-. z.*(t)圖2.5 包絡(luò)檢波時誤碼率的幾何表示亦即抽樣判決器輸入信號，對其進展抽樣判決后即可確定接收碼元是1還-. z.-. z.是0。我們規(guī)定，倘假設(shè)*(t)的抽樣值*Ud，則判為是1碼；假設(shè)*Ud，判-. z.-. z.為是0碼。顯然，選擇什么樣的判決門限電平Ud與判決的正確程度或錯誤-. z.-. z.程度密切相關(guān)。選定的U中清楚看到。d不同，得到的誤碼率也不

17、同。這一點可從下面的分析-. z.P(1 / 0) P( * U ) f ( *)d * S 2.14 UP(0 /1) P( * U ) f ( *)d* S 2.15 式中， 、 S 分別為圖 2.5 所示陰影面積。假設(shè)發(fā)送 1碼的概率為 P(1) ，發(fā)送1 1P P(0/1) P(1/ 0) (S S ) 2.16 1當 P(1) P(0) ，即等概時 1 1P P(0/1) P(1/ 0) (S S )2.17 存在兩種錯判的可能性：一是發(fā)送的碼元為1時，錯判為0，其概率記為P(0/1)；二是發(fā)送的碼元為0時，錯判為l，其概率記為P(1/0)。由圖2.5可知d0010碼的概率為P(0)

18、，則系統(tǒng)的總誤碼率Pe為22222-. z.第9 頁共35頁-. z.-. z.也就是說，Pe就是圖10中兩塊陰影面積之和的一半。不難看出，當UdUd時，-. z.該陰影面積之和最小，即誤碼率Pe最低。稱此使誤碼率獲最小值的門限Ud為最正確-. z.r4P e 2.18 2 2Acos t n (t ) cos t n (t ) sin t ,發(fā)1c c c s cy(t ) n (t ) cos t n (t )sin t ,發(fā)0An (t ),發(fā)1*(t) n (t ),發(fā)0221 ( * A)f ( *) e*p , 發(fā)1 2.22 22門限。采用包絡(luò)檢波的接收系統(tǒng)，通常是工作在大信噪比

19、的情況下，可以證明，這時的最正確門限UdA/2，系統(tǒng)的誤碼率近似為2式中，rA/(2n)為包檢器輸入信噪比。由此可見，包絡(luò)解調(diào)2ASK系統(tǒng)的誤碼率隨輸入信噪比的增大，近似地按指數(shù)規(guī)律下降。必需指出，式2.18是在等概、大信噪比、最正確門限下推導(dǎo)得出的，使用時應(yīng)注意適用條件。2.4.2 相干解調(diào)時2ASK的系統(tǒng)誤碼率2ASK信號的相干解調(diào)接收系統(tǒng)如圖3所示。圖中，接收帶通濾波器BPF的輸出與包絡(luò)檢波時一樣，為ccsc取本地載波為2cosct，則乘法器輸出z(t)2y(t)cosct(2.20) 將式2.19代入，并經(jīng)低通濾波器濾除高頻分量，在抽樣判決器輸入端得到cnc(t)為高斯噪聲，因此，無論

20、是發(fā)送1還是0，*(t)瞬時值*的一維概率密度f1(*)、f0(*)都是方差為n的正態(tài)分布函數(shù)，只是前者均值為A，后者均值為0，即nn-. z.第10 頁共35頁-. z.-. z.f0(*)1e*p(*22),發(fā)02.23-. z.其曲線如圖2.6所示2n2n-. z.-. z.圖2.6 同步檢測誤碼率的幾何表示類似于包絡(luò)檢波時的分析，不難看出：假設(shè)仍令判決門限電平為Ud，則將0-. z.-. z.P(1 / 0) P( * U ) f ( *) d* S錯判為l的概率P(1/0)及將1錯判為0的概率P(0/1)分別為dUd2.24-. z.P(0/1)P(*Ud)0f1(*)d*S12.2

21、5-. z.-. z.式中，S0Pe為、S12.26 P(0 /1) P(1 / 0) ( S S )分別為圖2.6所示的陰影面積。假設(shè)P(1)P(0)，則系統(tǒng)的總誤碼率PeP(1)P(0/1)P(0)P(1/0)22-. z.且不難看出，最正確門限UdA/2。-. z.綜合式2.21式2.26，可以證明，這時系統(tǒng)誤碼率為-. z.-. z.22Pe12erfc(r2)2.27-. z.式中，rA/(2n)為解調(diào)器輸入信噪比。當r1時，上式近似為第11 頁共35頁-. z.-. z.Pe1rer42.28-. z.上式說明，隨著輸入信噪比的增加，系統(tǒng)的誤碼率將更迅速地按指數(shù)規(guī)律下降。必須注意，

22、式2.27的適用條件是等概、最正確門限；式2.28的適用條件是等概、大信噪比、最正確門限。比擬式2.28和式2.18可以看出，在一樣大信噪比情況下，2ASK信號相干解調(diào)時的誤碼率總是低于包絡(luò)檢波時的誤碼率，即相干解調(diào)2ASK系統(tǒng)的抗噪聲性能優(yōu)于非相干解調(diào)系統(tǒng)，但兩者相差并不太大。然而，包絡(luò)檢波解調(diào)不需要穩(wěn)定的本地相干載波，故在電路上要比相干解調(diào)簡單的多。另外，包絡(luò)檢波法存在門限效應(yīng)，相干檢測法無門限效應(yīng)。所以，一般而言，對2ASK系統(tǒng)，大信噪比條件下使用包絡(luò)檢測，即非相干解調(diào)，而小信噪比條件下使用相干解調(diào)。-. z.3 ASK調(diào)制與解調(diào)的VHDL系統(tǒng)建模3.1 軟件平臺介紹-. z.第12 頁

23、共35頁-. z.【17】【18】【19】VHDL的英文全名是Very-High-SpeedIntegratedCircuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。CPLD(ple* Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件開展出來的器件，相對而言規(guī)模大，構(gòu)造復(fù)雜，屬于大規(guī)模集成電路圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其根本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言(VHDL)等方法，生成相應(yīng)的目標

24、文件，通過下載電纜在系統(tǒng)編程將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。FPGAFieldProgrammable Gate Array，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的根底上進一步開展的產(chǎn)物。它是作為專用集成電路ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克服了原有可編程器件門電路數(shù)有限的缺點。1993年，IEEE對VHDL進展了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，簡稱93版?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多ED

25、A公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL與Verilog語言將承當起大局部的數(shù)字系統(tǒng)設(shè)計任務(wù)。VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用圍較小的設(shè)計語言。VHDL的英文全寫是：VHSICVery High Speed Integrated CircuitHardware Description Language。翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPL

26、D/EPLD的設(shè)計中。當然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的構(gòu)造，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序構(gòu)造特點是將一項工程設(shè)計，或稱設(shè)計實體entity可以是一個元件，一個電路模塊或一個系統(tǒng)分成外部或稱可視局部,及端口)-. z.第13 頁共35頁-. z.【20】和部或稱不可視局部，既涉及實體的部功能和算法完成局部。在對一個設(shè)計實體定義了外部界面后，一旦其部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成外局部的概念是VHDL系統(tǒng)設(shè)

27、計的根本點。MA*PLUSII簡介：-. z.-. z.I圖3.1 MA*PLUSII 軟件界面-. z.MA*PLUSII的工作窗口如上圖所示。在圖中左邊的Task 窗口中，顯示了當前任務(wù)的一些屬性和可進展的操作，包括STRAT PROJECT,ADVISORS,CREATE DESIGN,ASSIGN CONSTRAINTS等。新建VHDL文件、Block Diagram/Schematic File及Vetcor Waveform File，如圖3.2所示：-. z.第14 頁共35頁-. z.圖3.2新建仿真文件界面三種文件對應(yīng)的功能分別是：VHDL文件：對要實現(xiàn)的邏輯控制功能進展文本

28、語言描述，并配合軟件生成相應(yīng)的邏輯功能塊。Block文件：對由VHDL生成的邏輯功能模塊添加相應(yīng)的輸入輸出管腳。Vector Waveform文件：對上一步的Block文件進展波形時序仿真驗證結(jié)果。3.2 ASK調(diào)制與解調(diào)系統(tǒng)的具體設(shè)計根據(jù)上述對ASK調(diào)制系統(tǒng)的原理的研究，結(jié)合VHDL硬件描述語言的特點，對ASK調(diào)制系統(tǒng)設(shè)計了以下模型如圖3.3：-. z.-. z.時鐘信號控制信號四分頻載波信號-. z.-. z.基帶信號與門調(diào)制信號-. z.圖3.3 ASK調(diào)制系統(tǒng)設(shè)計模型圖此調(diào)制系統(tǒng)采用系統(tǒng)時鐘經(jīng)四分頻后作為調(diào)制信號載波，然后再與基帶信號經(jīng)過一個與門作用相當于以基帶信號乘以載波，再經(jīng)過系統(tǒng)

29、輸出得到調(diào)制信號。-. z.第15 頁共35頁-. z.對2ASK的解調(diào)系統(tǒng)設(shè)計了以下模型：-. z.-. z.控制信號時鐘信號已調(diào)信號二十周期計數(shù)器信號存放器脈沖計數(shù)器及信號判決器解調(diào)信號-. z.圖3.4 ASK解調(diào)系統(tǒng)設(shè)計模型圖此解調(diào)系統(tǒng)采用部信號存放輸入的已調(diào)信號，再利用對時鐘信號進展十二分頻后的信號對存放的信號脈沖進展計數(shù)，最后判決每次存放的脈沖數(shù)，當脈沖數(shù)大于3時即判決為1，反之則為0，輸出即為復(fù)原的基帶信號。通過對上述ASK的調(diào)制與解調(diào)原理分析以及對基于VHDL的ASK調(diào)制與解調(diào)模型的建立，編寫VHDL程序見附錄。3.3 基于VHDL的ASK調(diào)制系統(tǒng)仿真與分析1.新建ASK調(diào)制V

30、HDL文件輸入VHDL代碼如圖3.5所示：-. z.圖3.5 MA*PLUII中的VHDL代碼-. z.第16 頁共35頁-. z.2.生成ASK調(diào)制功能塊如圖3.6所示：-. z.圖3.6 ASK調(diào)制功能原件圖如上圖所示，生成的ASK調(diào)制模塊由三個輸入引腳和一個輸出引腳組成，其中clk為時鐘輸入信號,start為調(diào)制控制信號,*為基帶信號,y調(diào)制輸出信號。3. 連接芯片的輸入與輸出及時鐘信號和控制信號管腳，連接后如圖3.7所示：-. z.圖3.7 連接外部輸入輸出管腳4. 對第三步生成的原理圖進展編譯和檢查后如圖3.8所示：-. z.圖3.8 編譯檢查通過-. z.第17 頁共35頁-. z

31、.5. 建立ASK調(diào)制功能模塊的波形仿真文件，將輸入輸出NODE參加文件后如圖3.9所示：-. z.圖3.9 參加管腳后的波形仿真界面6.將基帶信號輸入并參加時鐘信號，本次設(shè)計考慮到硬件條件的限制采用時鐘頻率為1MHz設(shè)置好以后如圖3.10所示：-. z.圖3.10 設(shè)置時鐘周期為了方便觀察分析仿真結(jié)果采用的輸入信號為：*:1010100110;以此計算得出仿真完畢時間為200us，設(shè)置仿真完畢時間如圖3.11所示：-. z.圖3.11 設(shè)置仿真完畢時間將仿真時間及輸入波形設(shè)置好以后如圖3.12所示：-. z.-. z.圖3.12 設(shè)置好輸入波形及時鐘后的界面第18 頁共35頁-. z.7.

32、將波形文件進仿真，仿真成功后的界面如圖3.13所示：-. z.圖3.13 仿真成功8. 仿真的結(jié)果如圖3.14所示：-. z.圖3.14 仿真結(jié)果圖-. z.圖3.15 局部結(jié)果圖放大圖3.14中時鐘頻率為1MHz即時鐘周期為1us,經(jīng)四分頻后f的頻率為250KHz，周期變?yōu)樵瓉淼乃姆种?，輸入的基帶信號?010100110，和分頻信號f相乘后輸出為調(diào)制信號y,由上圖可知道，每當輸入的*為1時，y對應(yīng)為f的5個周期，*為0時y的輸出為0，圖中結(jié)果明顯和預(yù)期結(jié)果一致！從而實現(xiàn)了ASK的調(diào)制。3.4 基于VHDL的ASK解調(diào)系統(tǒng)仿真與分析1 新建ASK調(diào)制VHDL文件，輸入VHDL代碼并生成AS

33、K解調(diào)功能模塊如圖3.16所示：-. z.第19 頁共35頁-. z.圖3.16 ASK解調(diào)功能原件圖2. 對生成的ASK解調(diào)功能模塊原件連接相應(yīng)的輸入輸出管腳，連接好以后如圖3.17所示：-. z.圖3.17 連接輸入輸出管腳3. 參加輸入信號并設(shè)置時鐘周期進展仿真，仿真結(jié)果如圖3.18所示：-. z.圖3.18 ASK解調(diào)仿真結(jié)果-. z.圖3.19 ASK解調(diào)仿真結(jié)果圖局部放大-. z.第20 頁共35頁-. z.本局部的輸入信號為上一局部調(diào)制功能模塊的輸出信號即上圖所示的y信號，用部信號*對輸入信號進展信號采集與存放，由于調(diào)制信號的頻率為250KHz，為了保證輸入信號不會漏掉故在每次時

34、鐘信號上升沿的時候都對本局部的輸入信號進展采集，而從上局部的調(diào)制信號分析可知當輸入*為1或0時，對應(yīng)的都是20個時鐘周期，因此本局部輸入信號采集周期也應(yīng)為20個時鐘周期。故設(shè)采集信號計數(shù)器q=19。由上面的結(jié)果圖分析可知，解調(diào)信號落后輸入信號約100us，即5個輸入信號周期，這是因為每20個時鐘周期都將計算輸入信號的脈沖數(shù)并存入部脈沖計數(shù)器m，當m=3的時候則判定解調(diào)信號輸出為1，否則為0。上圖中的解調(diào)信號為101010011*同輸入信號1010100110進展比照可知解調(diào)信號和輸入信號*根本一樣，本模塊仿真成功。3.5 ASK調(diào)制解調(diào)聯(lián)合比照上述對ASK的調(diào)制與解調(diào)分別進展了單獨的分析，符合

35、預(yù)期，但分開的模塊不方便進展直接的比照，故在此局部將對ASK的解調(diào)功能模塊與解調(diào)功能模塊進展整合，對輸入信號*與調(diào)制信號y以及解調(diào)信號*out進展直接比照。1. ASK調(diào)制與解調(diào)模塊連接，將兩個模塊放入同一個BLOCK文件，并將輸入輸出管腳進展連接，將調(diào)制模塊輸出的調(diào)制信號連接至解調(diào)模塊并作為解調(diào)模塊的輸入信號。連接好以后如圖3.20所示：-. z.圖3.20 調(diào)制與解調(diào)功能模塊連接-. z.第21 頁共35頁-. z.2. 生成調(diào)制解調(diào)雙功能模塊并連接輸入輸出管腳，連接好后如圖3.21所示：-. z.圖3.21 調(diào)制與解調(diào)雙功能模塊管腳連接3. 設(shè)置時鐘及輸入信號，為了便于同單獨的調(diào)制解調(diào)模

36、塊進展比照，本聯(lián)合模塊依然采用1MHz的時鐘頻率，且輸入信號*為1010100110，將以上都設(shè)置好以后進展仿真，仿真結(jié)果如圖3.22所示：-. z.圖3.22 聯(lián)合仿真結(jié)果從上圖比照分析可知，輸入信號為1010100110,輸入信號周期為20us;調(diào)制信號為0，調(diào)制信號周周期為4us;解調(diào)信號為*101010011*；將輸入信號與解調(diào)信號比照可知道兩者根本一致，故將調(diào)制解調(diào)模塊進展聯(lián)合仿真是成功的，能夠準確將輸入的基帶信號進展ASK調(diào)制，并且將調(diào)制后的信號輸入解調(diào)模塊能成功地將基帶信號進展復(fù)原，本模塊仿真成功。-. z.第22 頁共35頁-. z.3.6 本章總結(jié)在本章主要介紹了基于VHDL

37、的ASK調(diào)制與解調(diào)的系統(tǒng)建模，并在建模的根底上進展了相關(guān)功能的VHDL代碼的編寫；第二局部主要介紹了VDHL及CPLD的一些相關(guān)知識，以及本次研究工作的軟件平臺MA*PLUSII的一些相關(guān)操作；第三局部主要是對本次建立的系統(tǒng)模型，在MA*PLUSII平臺上進展了相關(guān)的實現(xiàn)并進展簡單的仿真與總結(jié)。在對ASK調(diào)制模塊與解調(diào)模塊進展單獨的分析后，將兩模塊連接起來進展聯(lián)合仿真比照輸入信號與解調(diào)信號及解調(diào)復(fù)原的基帶信號。-. z.第23 頁共35頁-. z.【19】4 基于VHDL的MASK調(diào)制系統(tǒng)設(shè)計與仿真4.1 多進制振幅調(diào)制MASK，又稱多進制數(shù)字調(diào)制法。在二進制數(shù)字調(diào)制中每個符號只能表示0和1(

38、+1或-1)。但在許多實際的數(shù)字傳輸系統(tǒng)中卻往往采用多進制的數(shù)字調(diào)制方式。與二進制數(shù)字調(diào)制系統(tǒng)相比，多進制數(shù)字調(diào)制系統(tǒng)具有如下兩個特點：第一：在一樣的信道碼源調(diào)制中，每個符號可以攜帶log2M比特信息，因此，當信道頻帶受限時可以使信息傳輸率增加，提高了頻帶利用率。但由此付出的代價是增加信號功率和實現(xiàn)上的復(fù)雜性。第二，在一樣的信息速率下，由于多進制方式的信道傳輸速率可以比二進制的低，因而多進制信源的持續(xù)時間要比二進制的寬。加寬碼元寬度，就會增加信元的能量，也能減小由于信道特性引起的碼間干擾的影響等。近些年，采用高穩(wěn)定自動增益，分集接收技術(shù)，自適應(yīng)均衡等一系列措施，使其也可在微波中繼線路中應(yīng)用。4

39、.2 基于VHDL的MASK調(diào)制系統(tǒng)實現(xiàn)1.對MASK調(diào)制系統(tǒng)進展VHDL建模如圖4.1所示-. z.-. z.時鐘信號控制信號8分頻ASK調(diào)制D/A轉(zhuǎn)換調(diào)制信號-. z.-. z.基帶信號串/并轉(zhuǎn)換譯碼-. z.圖4.1 MASK的VHDL建模系統(tǒng)的輸入端由時鐘信號clk，調(diào)制控制信號start以及基帶信號;由時鐘信號經(jīng)8分頻完成對輸入信號的串并轉(zhuǎn)換，即將輸入的一路二進制信號轉(zhuǎn)為4位并行信號，再將4位并行信號轉(zhuǎn)為8位DAC信號，最后再將時鐘信號經(jīng)過一個4分頻器與8位DAC數(shù)據(jù)進展ASK的調(diào)制。最后將調(diào)制信號送給一個D/A轉(zhuǎn)換芯片，芯片輸出即為調(diào)制后的模擬信號。根據(jù)上述的VHDL建模，編寫VH

40、DL仿真程序如下見附錄。-. z.第24 頁共35頁-. z.2. 對輸入的VHDL代碼生成原件并連接相應(yīng)管腳如圖4.2所示：-. z.圖4.2 MASK功能模塊連接好管腳3.對模塊進展波形仿真，仿真結(jié)果如圖4.3所示：-. z.在圖4.3中，輸入信號為01000輸入信號周期為160ns,系統(tǒng)時鐘周期為40ns，當調(diào)制控制信號START為真時，系統(tǒng)開場進展調(diào)制，時鐘上升沿時系統(tǒng)完成基帶信號的串并轉(zhuǎn)換，系統(tǒng)部信號存放器*對輸入的基帶信號進展進展四位并行數(shù)據(jù)到八位DAC數(shù)據(jù)的轉(zhuǎn)換，當部記數(shù)器q=7時完成基帶信號的串并轉(zhuǎn)換，當部記數(shù)器qq=1時完成并行碼到DAC數(shù)據(jù)的轉(zhuǎn)換，輸出y為系統(tǒng)時鐘qq分頻即

41、四分頻。-. z.第25 頁共35頁-. z.5 總結(jié)本文對基于VHDL的二進制振幅ASK調(diào)制與解調(diào)做了一定的研究，由于軟硬件的要求，選取了CPLD結(jié)合VHDL在MA*PLUSII軟件平臺上進展仿真研究以探究ASK的調(diào)制波形是否與預(yù)期相符。考慮到實際硬件的要求，對此次仿真所采用的時鐘周期為1us即時鐘頻率為1MHz，而仿真結(jié)果與預(yù)期一樣，即在CPLD上實現(xiàn)ASK的調(diào)制功能是完全可行的。在對ASK的解調(diào)模塊設(shè)計時，考慮到結(jié)果的可比照性，對解調(diào)時鐘采用與調(diào)制信號一樣的時鐘頻率，且將調(diào)制局部輸出的調(diào)制信號作為解調(diào)局部的輸入信號，對此信號進展解調(diào)，同時將解調(diào)信號與基帶信號進展比照，以判斷解調(diào)模塊是否能

42、按預(yù)期將基帶信號復(fù)原。仿真結(jié)果符合預(yù)期，本次設(shè)計的ASK調(diào)制與解調(diào)系統(tǒng)運行穩(wěn)定，在CPLD/FPGA上實現(xiàn)ASK的解調(diào)也是完全可行的，本次對基于VHDL的ASK系統(tǒng)的調(diào)制與解調(diào)仿真獲得了比擬滿意的成果。在獲得上述成功的前提下，對基于MASK的調(diào)制與解調(diào)又做了簡單的研究，對MASK進展VHDL建模，并對其進展VHDL描述，且對生成的功能模塊進展仿真獲得的結(jié)果與根本理論符合，仿真獲得成功。-. z.第26 頁共35頁-. z.-. z.1 ASK調(diào)制VHDL程序library ieee; 附錄-. z.use ieee.std_logic_arith.all; use ieee.std_logic

43、_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK is port(clk:in std_logic;-系統(tǒng)時鐘start:in std_logic;-開場調(diào)制信號*:in std_logic;-基帶信號y:out std_logic);-調(diào)制信號end PL_ASK; architecture behav of PL_ASK is signal q:integer range 0 to 3;-分頻計數(shù)器signal f :std_logic;-載波信號begin process(clk) begin if clkevent an

44、d clk=1 thenif start=0 then q=0; elsif q=1 then f=1;q=q+1; -改變q后面數(shù)字的大小，就可以改變載波信號的占空比elsif q=3 then f=0;q=0;-改變q后面數(shù)字的大小，就可以改變載波信號的頻率第27 頁共35頁-. z.elsef=0;q=q+1; end if; end if; end process; y=* and f;-對基帶碼進展調(diào)制end behav; 2 ASK解調(diào)VHDL程序library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.

45、all; use ieee.std_logic_unsigned.all; entity P_ASK is port(clk:in std_logic;-系統(tǒng)時鐘start:in std_logic;-同步信號*:in std_logic;-調(diào)制信號y:out std_logic);-基帶信號end PL_ASK2; architecture behav of PL_ASK2 is signal q:integer range 0 to 10;-計數(shù)器signal *:std_logic;-存放*信號signal m:integer range 0 to 5;-計*的脈沖數(shù)begin proc

46、ess(clk)-對系統(tǒng)時鐘進展q分頻，-. z.第28 頁共35頁-. z.begin if clkevent and clk=1 then *=*;-clk上升沿時，把*信號賦給中間信號* if start=0 then q=0;-if語句完成q的循環(huán)計數(shù)elsif q=11 then q=0; else q=q+1; end if; end if; end process; process(*,q)-此進程完成ASK解調(diào)beginif q=11 then m=0;-m計數(shù)器清零elsif q=10 thenif m=3 then y=0;-if語句通過對m大小，來判決y輸出的電平else

47、 y=1; end if; elsif*event and *=1then m=m+1; -計*信號的脈沖個數(shù)end if; end process; end behav; -. z.-. z.3 MASK調(diào)制VHDL程序library ieee; 第29 頁共35頁-. z.use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_MASK is port(clk:in std_logic;-系統(tǒng)時鐘start:in std_logic;-開場調(diào)制

48、信號*:in std_logic;-基帶信號y:out std_logic_vector(7 downto 0);-8位DAC數(shù)據(jù)end PL_MASK; architecture behav of PL_MASK is signal q:integer range 0 to 7;-計數(shù)器signal qq:integer range 0 to 3;-計數(shù)器signal *:std_logic_vector(3 downto 0);-并行數(shù)據(jù)存放器signal yy:std_logic_vector(7 downto 0);-8位DAC數(shù)據(jù)存放器begin process(clk) -此進程完

49、成基帶信號的串并轉(zhuǎn)換，完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)的譯碼begin if clkevent and clk=1 thenif start=0 then q=0; elsif q=0 then q=1;*(3)=*;if *(3)=1 then yy=*&1111;-if語句完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)轉(zhuǎn)換elsif *(2)=1 then yy=*&1011; 第30 頁共35頁-. z.elsif *(1)=1 then yy=*&0111; elsif *(0)=1 then yy=*&0011; else yy=*&0000; end if; elsif q=2 then q=3;*(2)=*; elsif q=4 then q=5;*(1)=*; elsif