基于verilog的分頻器設(shè)計(jì)-(可實(shí)現(xiàn)任意整數(shù)分頻)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專(zhuān)心-專(zhuān)注-專(zhuān)業(yè)專(zhuān)心-專(zhuān)注-專(zhuān)業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專(zhuān)心-專(zhuān)注-專(zhuān)業(yè)1. 講廢話 就像魚(yú)兒離不開(kāi)水一樣，在CPLD/的世界里，沒(méi)有時(shí)鐘也是萬(wàn)萬(wàn)不行的。不僅如此，有時(shí)候在我們的設(shè)計(jì)中或多或少會(huì)需要用到不同頻率的時(shí)鐘信號(hào)，這就要求我們對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻。 如果你現(xiàn)在去網(wǎng)上搜索關(guān)于FPGA分頻器的設(shè)計(jì)，會(huì)有不少大牛已經(jīng)做出來(lái)了。比如“任意奇數(shù)分頻” “任意偶數(shù)分頻” “任意小數(shù)分頻” ， 類(lèi)似云云。作為一個(gè)愛(ài)折騰的小菜，我總是覺(jué)得，搞這么多好麻煩哦，我不就是需要分一下頻嘛，干哈還要整出這么多樣式出來(lái)，頓時(shí)覺(jué)得不會(huì)再愛(ài)了。 后來(lái)的后來(lái)，我實(shí)在受

2、不了這么多種分頻方法給我?guī)?lái)的困擾和煩惱，決定來(lái)一個(gè)大統(tǒng)一，把“任意偶數(shù)分頻”和“任意奇數(shù)分頻” 整合成一個(gè)模塊，實(shí)現(xiàn)“任意整數(shù)分頻”。所以，各位大大們，如果實(shí)在沒(méi)事兒，就不要再“撿肥皂”了，試一試下面的分頻方法吧，相信會(huì)讓你在以后的FPGA道路上走得更加順暢和游刃有余。2. 曬干貨例化時(shí)，僅需要按您的需求修改代碼中帶號(hào)的參數(shù) ps.這里只有一處需要修改/*Author:Bob LiuE-mail：Device:EP2C8Q208C8Tool:Quartus 8.1Function:實(shí)現(xiàn)時(shí)鐘的任意分頻Version: 2012-1-9 v1.0*/module div_N ( input CL

3、K,/ 基準(zhǔn)時(shí)鐘 output CLK_div_N / N分頻后得到的時(shí)鐘 );wire 31:0 N=20; /N為分頻系數(shù),N2即可,N的值為CLK除以CLK_div_N后取整(四舍五入)/* 產(chǎn)生備用時(shí)鐘1 */reg 31:0 cnt1;reg CLK_div_N_1;always (posedge CLK)beginif(N0=0) / 如果N為偶數(shù)，比N%2=0這種判斷方式更節(jié)省資源begin if(N=2) / 如果N為2 CLK_div_N_1 1) /比cnt1=(N-2)/2這種判斷方式更節(jié)省資源 begin cnt1 = 0; CLK_div_N_1 = CLK_div_

4、N_1; end else cnt1 = cnt1+1; endendelse / 如果N為奇數(shù)begin if(cnt1=N-1) cnt1 = 0; else cnt1 = cnt1+1; if(cnt1=N-1) | (cnt1=(N-1)/2) CLK_div_N_1 = CLK_div_N_1; else ;endend/* 產(chǎn)生備用時(shí)鐘2 */wireCLK0=(N%2)? (CLK):0; / 如果N為偶數(shù)，備用時(shí)鐘2（CLK_div_N_2）恒為0，即不需要用到此備用時(shí)鐘reg 31:0 cnt2;reg CLK_div_N_2;always (posedge CLK0)beginif(cnt2=N-1)cnt2 = 0;elsecnt2 = cnt2+1;if(cnt2=N-1) | (cnt2=(N-1)/2)CLK_div_N_2 = CLK_div_N_2;end/* 產(chǎn)生最終分頻時(shí)鐘*/assignCLK_div_N = CLK_div_N_1 | CLK_div_N_2;endmodule3. 扯犢子 忘了交代一點(diǎn)，上面的設(shè)計(jì)可實(shí)現(xiàn)任意整數(shù)分頻，任意小數(shù)分頻這