學(xué)號(hào)文庫(kù)上傳

1、武漢理工大學(xué)能力拓展訓(xùn)練說(shuō)明書(shū)學(xué) 號(hào)： 能力拓展訓(xùn)練題 目學(xué) 院專(zhuān) 業(yè)班 級(jí)姓 名指導(dǎo)教師2014年月日能力拓展訓(xùn)練任務(wù)書(shū)學(xué)生姓名： 專(zhuān)業(yè)班級(jí)： 指導(dǎo)教師： 工作單位： 題 目: 頻率計(jì)設(shè)計(jì) 初始條件：計(jì)算機(jī)、Max+plus、EDA實(shí)驗(yàn)箱。要求完成的主要任務(wù): （包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說(shuō)明書(shū)撰寫(xiě)等具體要求）設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率計(jì)，測(cè)量結(jié)果用十進(jìn)制數(shù)顯示，測(cè)量范圍是1100KHZ，分成兩個(gè)頻段，即1999KHZ，1100KHZ，用三位數(shù)碼管顯示測(cè)量頻率，分別用某位發(fā)光二級(jí)管用LED 顯示表示單位（亮綠燈表示HZ，亮紅燈表示KHZ）。提高部分：具有超量度報(bào)警功能，在超出目前

2、量程檔的測(cè)量范圍時(shí)，發(fā)出燈光和音響信號(hào)。任務(wù)安排：（1) 設(shè)計(jì)任務(wù)及要求分析（2) 方案比較及認(rèn)證說(shuō)明（3) 系統(tǒng)原理闡述，寫(xiě)出設(shè)計(jì)方案結(jié)構(gòu)圖。（4) 軟件設(shè)計(jì)課題需要說(shuō)明：軟件思想，流程圖，源程序及程序注釋?zhuān)?) 調(diào)試記錄及結(jié)果分析（6) 總結(jié)（7) 參考資料5篇以上（8) 附錄：程序清單時(shí)間安排：D1：安排設(shè)計(jì)任務(wù)；收集資料；方案選擇D2：程序設(shè)計(jì)D3：實(shí)驗(yàn)室內(nèi)調(diào)試程序并演示D4：撰寫(xiě)報(bào)告D5：交能力拓展訓(xùn)練報(bào)告主要參考資料：1 譚會(huì)生，張昌凡EDA 技術(shù)及應(yīng)用西安：西安電子科技大學(xué)出版社20042 孫曉明EDA實(shí)驗(yàn)指導(dǎo)書(shū)武漢：武漢理工大學(xué)教材中心，20071指導(dǎo)教師簽名： 孫曉明 201

3、4 年 7 月 4 日系主任（或責(zé)任教師）簽名： 年 月 日摘要在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系。數(shù)字頻率計(jì)是一種基本的測(cè)量?jī)x器，被廣泛應(yīng)用于電子、測(cè)控等領(lǐng)域。本文主要采用EDA工具作為開(kāi)發(fā)手段，使用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)數(shù)字頻率計(jì)系統(tǒng)。該數(shù)字頻率計(jì)系統(tǒng)的總體電路構(gòu)成，包括控制模塊、計(jì)數(shù)模塊、鎖存和顯示模塊，然后用VHDL語(yǔ)言實(shí)現(xiàn)各個(gè)模塊，最后在MAX+plus軟件對(duì)所設(shè)計(jì)的數(shù)字頻率計(jì)進(jìn)行仿真實(shí)驗(yàn)。關(guān)鍵詞：數(shù)字頻率計(jì) EDA VHDL語(yǔ)言 MAX+plus軟件目錄目錄51 設(shè)計(jì)任務(wù)及要求分析11.1 設(shè)計(jì)任務(wù)11.2 設(shè)計(jì)要求分析12

4、設(shè)計(jì)方案12.1 設(shè)計(jì)思路13 頻率計(jì)硬件電路設(shè)計(jì)23.1 硬件電路單元電路23.1.1 TESTCTL控制信號(hào)發(fā)生模塊23.1.2 CNT10十進(jìn)制計(jì)數(shù)模塊33.1.3 REG32B鎖存器模塊33.1.4 SETTIME模塊43.1.5 DELED數(shù)碼管位選模塊43.2 硬件總電路設(shè)計(jì)54 頻率計(jì)軟件設(shè)計(jì)65 頻率計(jì)系統(tǒng)調(diào)試仿真66 個(gè)人總結(jié)9參考文獻(xiàn)10附錄11TESTCTL模塊程序代碼11CNT10模塊程序代碼11REG32B模塊程序代碼12SELTIME模塊程序代碼13DELED模塊程序代碼141 設(shè)計(jì)任務(wù)及要求分析1.1 設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率計(jì)，測(cè)量結(jié)果用十進(jìn)制數(shù)顯示

5、，測(cè)量范圍是1100KHZ，分成兩個(gè)頻段，即1999HZ，1100KHZ，用三位數(shù)碼管顯示測(cè)量頻率，分別用某位發(fā)光二級(jí)管用LED 顯示表示單位（亮綠燈表示HZ，亮紅燈表示KHZ）。1.2 設(shè)計(jì)要求分析 由設(shè)計(jì)任務(wù)書(shū)可知有以下幾個(gè)要求：1 使用三位數(shù)碼管采用十進(jìn)制顯示所測(cè)頻率；2 測(cè)量范圍為：1100KHZ；3 測(cè)量分為兩個(gè)頻段：1999HZ，1100KHZ；4 使用發(fā)光二極管顯示表示單位，綠燈表示測(cè)量范圍為1999HZ，亮紅燈表示測(cè)量范圍為1100KHZ。2 設(shè)計(jì)方案2.1 設(shè)計(jì)思路這里數(shù)字頻率計(jì)主要由測(cè)量/校驗(yàn)選擇模塊、計(jì)數(shù)器模塊、送存選擇器模塊、鎖存模塊和掃描顯示模塊幾部分。如圖2-1所示

6、。圖2-1總體設(shè)計(jì)方案圖1 測(cè)量/校驗(yàn)選擇模塊通過(guò)一個(gè)測(cè)頻信號(hào)發(fā)生器控制計(jì)數(shù)。設(shè)置 1 秒定時(shí)信號(hào)，在 1 秒定時(shí)時(shí)間內(nèi)的所有被測(cè)信號(hào)送計(jì)數(shù)器輸入端。2 計(jì)數(shù)器對(duì)信號(hào)進(jìn)行計(jì)數(shù)，在 1 秒定時(shí)結(jié)束后，將計(jì)數(shù)器結(jié)果送鎖存器鎖存，同時(shí)將計(jì)數(shù)器清零，為下一次采樣測(cè)量做好準(zhǔn)備。3 設(shè)置量程檔控制開(kāi)關(guān) K，單位顯示信號(hào) Y，當(dāng) K=0 時(shí)，為 1999Hz 量程檔，數(shù)碼管顯示的數(shù)值為被測(cè)信號(hào)頻率值，Y 顯示綠色，即單位為 Hz，當(dāng) K=1 時(shí)，為1100KHz量程檔，被測(cè)信號(hào)頻率值為數(shù)碼管顯示的數(shù)值乘以 1000，Y 顯示紅色，即單位 KHz。4 設(shè)置超出量程檔測(cè)量范圍示警信號(hào) alert。計(jì)數(shù)器由四級(jí)十

7、進(jìn)制計(jì)數(shù)構(gòu)成（帶進(jìn)位 C）。若被測(cè)信號(hào)頻率小于1KHz（K=0），則計(jì)數(shù)器只進(jìn)行三級(jí)十進(jìn)制計(jì)數(shù)，最大顯示值為999Hz如果被測(cè)信號(hào)頻率超過(guò)此范圍，示警信號(hào)驅(qū)動(dòng)燈光；若被測(cè)信號(hào)為1100KHz （K=1），計(jì)數(shù)器進(jìn)行四位十進(jìn)制計(jì)數(shù)，取高三位顯示，最大顯示值為 99.9KHz，如果被測(cè)信過(guò)此范圍報(bào)警。3 頻率計(jì)硬件電路設(shè)計(jì)3.1 硬件電路單元電路3.1.1 TESTCTL控制信號(hào)發(fā)生模塊控制信號(hào)發(fā)生模塊如圖3-1所示。圖 3-1 控制信號(hào)發(fā)生模塊這個(gè)模塊的主要功能是一個(gè)測(cè)頻信號(hào)發(fā)生器 ，此模塊中含有clk一個(gè)輸入端和teten，clr_cnt和load三個(gè)輸出端。頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待

8、測(cè)信號(hào)的脈沖個(gè)數(shù)。Testctl的計(jì)數(shù)使能信號(hào)tsten能產(chǎn)生一個(gè)1秒脈沖寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器cnt10的使能ena進(jìn)行同步控制。當(dāng)tsten高電平時(shí)，允許計(jì)數(shù)；為低電平時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存器load的上跳沿將計(jì)數(shù)器前一秒的計(jì)數(shù)值鎖存進(jìn)鎖存器REG32B中。由clr_cnt來(lái)控制計(jì)數(shù)器的清零端。3.1.2 CNT10十進(jìn)制計(jì)數(shù)模塊十進(jìn)制計(jì)數(shù)模塊如圖3-2所示。圖3-2 十進(jìn)制計(jì)數(shù)模塊這個(gè)模塊的主要功能是一個(gè)異步的十進(jìn)制計(jì)數(shù)器，它記錄的數(shù)值是從09。此模塊有三個(gè)輸入端和兩個(gè)輸出端，它的三個(gè)輸入端分別為clk，clr和ena，輸出端為cq3

9、.0和carry_out。其中clk時(shí)鐘信號(hào)，在它上升沿時(shí)開(kāi)始計(jì)數(shù)，clr為復(fù)位清零信號(hào)，ena為計(jì)數(shù)器的使能端，當(dāng)它為高電平的時(shí)候開(kāi)始計(jì)數(shù)，低電平的時(shí)候停止計(jì)數(shù)。cq3.0為四位輸出端，carry_out為進(jìn)位輸出端，當(dāng)它為1時(shí)，下一位計(jì)數(shù)器開(kāi)始計(jì)數(shù)。3.1.3 REG32B鎖存器模塊鎖存器模塊如圖3-3所示。圖3-3 鎖存器模塊這個(gè)模塊是一個(gè)鎖存器模塊，此模塊包括三個(gè)輸入端，load，rst和din23.0以及一個(gè)輸出端dout23.0,其中rst為清零信號(hào)，當(dāng)它為高電平的時(shí)候清零，當(dāng)它為低電平的時(shí)候在load的上升沿時(shí)，din23.0將計(jì)數(shù)器記錄的數(shù)據(jù)放入到鎖存中進(jìn)行鎖存，處理后由dou

10、t23.0進(jìn)行輸出。3.1.4 SETTIME模塊數(shù)碼管選存模塊如圖3-4所示。圖3-4 數(shù)碼管選存模塊此模塊是一個(gè)數(shù)碼管選存模塊，此模塊有三個(gè)輸入端和三個(gè)輸出端，clk為時(shí)鐘信號(hào)，在clk為上升沿時(shí)候把鎖存器的輸出信號(hào)送入din23.0端口，其中輸入端k具有控制數(shù)碼管顯示的功能當(dāng)k為高電平的時(shí)候數(shù)碼管顯示高三位，當(dāng)k為低電平的時(shí)候數(shù)碼管顯示低三位，daout3.0輸出端連接DELED模塊，SEL2.0連接試驗(yàn)箱上對(duì)數(shù)碼管進(jìn)行位選。3.1.5 DELED數(shù)碼管位選模塊數(shù)碼管位選模塊如圖3-5所示。數(shù)碼管位選模塊有一個(gè)輸入端s3.0和八個(gè)輸出端，其中s3.0為譯碼器的輸入為4位二進(jìn)制代碼，由譯碼

11、器把二進(jìn)制表示的地址轉(zhuǎn)換為單線選擇信號(hào)。八個(gè)輸出端控制數(shù)碼管顯示相應(yīng)的數(shù)值。圖3-5數(shù)碼管位選模塊3.2 硬件總電路設(shè)計(jì)通過(guò)對(duì)以上各個(gè)模塊綜合組成如圖3-6所示硬件電路總圖。圖 3-6 硬件電路總圖4 頻率計(jì)軟件設(shè)計(jì)本數(shù)字頻率計(jì)采主要用EDA軟件Max+plus進(jìn)行設(shè)計(jì)，綜合，仿真，具體步驟如下：1 用Max+plus設(shè)計(jì)出各個(gè)部分模塊，并對(duì)各個(gè)模塊進(jìn)行仿真測(cè)試。2 使用VHDL程序語(yǔ)言綜合生成功能模塊圖。3 根據(jù)要求連接好各個(gè)模塊，進(jìn)行綜合總體仿真?；玖鞒炭驁D如圖4-1所示。圖4-1 基本流程框圖具體程序代碼見(jiàn)附錄。5 頻率計(jì)系統(tǒng)調(diào)試仿真首先這里需要對(duì)管腳進(jìn)行鎖定管腳鎖定圖如圖5-1所示。

12、圖5-1管腳鎖定圖1 TESTCTL模塊TESTCTL模塊仿真波形如圖5-2所示。圖5-2 TESTCTL模塊仿真波形根據(jù)上圖分析：當(dāng)clk為上升沿的時(shí)候，clr_cnt為計(jì)數(shù)器的清零信號(hào)變?yōu)橄陆笛?，而?jì)數(shù)的使能信號(hào)變?yōu)樯仙?，開(kāi)始計(jì)數(shù)。當(dāng)clk為下降沿的時(shí)候clr_cnt為上升沿，對(duì)計(jì)數(shù)器清零，同時(shí)鎖存器的控制信號(hào)load也為上升沿將前一次所測(cè)量的數(shù)值進(jìn)行鎖存。2 CNT10模塊CNT10模塊仿真波形圖如圖5-3所示。圖5-3 CNT10模塊仿真波形圖由仿真波形圖分析可得：clr為計(jì)數(shù)器的清零信號(hào)，當(dāng)clr為高電平平計(jì)數(shù)器清零，當(dāng)clr為低電平的時(shí)候計(jì)數(shù)器允許計(jì)數(shù)，clk為時(shí)鐘信號(hào)，ena為

13、計(jì)數(shù)器的使能信號(hào)，當(dāng)clk為上上升沿時(shí)候開(kāi)始加一計(jì)數(shù)，計(jì)數(shù)范圍為09,ena高電平時(shí)候，停止計(jì)數(shù)，為低電平始計(jì)數(shù)。3 REG32B模塊REG32B模塊仿真波形圖如圖5-4所示。圖5-4 REG32B模塊仿真波形圖根據(jù)仿真波形圖：rst為復(fù)位信號(hào)，當(dāng)它為高電平的時(shí)候，dout的輸出值為0，當(dāng)rst為低電平的時(shí)候，且load為上升沿的時(shí)候，數(shù)據(jù)通din進(jìn)入鎖存器進(jìn)行鎖存，dout相應(yīng)的進(jìn)行輸出。4 SELTIME模塊SELTIME模塊仿真波形圖如圖5-5所示。圖5-5 SELTIME模塊仿真波形圖由波形仿真圖分析可得：當(dāng)k為低電平時(shí)控制數(shù)碼管使其顯示待測(cè)信號(hào)的低三位，當(dāng)K為高電平時(shí)控制數(shù)碼管使其顯

14、示待測(cè)信號(hào)高三位。把已經(jīng)經(jīng)過(guò)鎖存器的輸出信號(hào)送到s23.0端口。daout3.0輸出端連接DELED模塊，SEL2.0連接試驗(yàn)箱上對(duì)數(shù)碼管進(jìn)行位選。5 DELED模塊DELED模塊仿真波形圖如圖5-6所示。圖5-6 DELED模塊仿真波形圖由波形仿真圖分析可知：S為數(shù)碼管的輸入端口，通過(guò)s輸入一個(gè)四位二進(jìn)制數(shù)，其在數(shù)碼管上得到相應(yīng)的顯示數(shù)值，當(dāng)輸入0101，對(duì)應(yīng)在輸出值為10110110，在數(shù)碼管上顯示數(shù)字5。6 個(gè)人總結(jié)作為自動(dòng)化專(zhuān)業(yè)的學(xué)生，我們應(yīng)該要做到熟練自動(dòng)化軟件的使用，EDA正是我們需要熟練找我的一門(mén)技術(shù)。EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，它依賴(lài)功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件

15、平臺(tái)上，對(duì)硬件描述語(yǔ)言VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯簡(jiǎn)化、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。本次課程設(shè)計(jì)使用EDA技術(shù)完成了對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，描述了各個(gè)模塊的基本原理，用VHDL語(yǔ)言編程實(shí)現(xiàn)，并在軟件上進(jìn)行了仿真，基本上實(shí)現(xiàn)了任務(wù)要求。通過(guò)本次課程設(shè)計(jì)，我熟練地掌握了EDA先關(guān)如見(jiàn)軟件的基本使用方法，對(duì)VHDL語(yǔ)言的編程方法和編程技巧有了更深層次的理解，對(duì)FPGA的了解及應(yīng)用有了更深層的認(rèn)識(shí)，對(duì)頻率計(jì)有很更深的認(rèn)識(shí)并掌握了頻率計(jì)的設(shè)計(jì)過(guò)程。在完成此次設(shè)計(jì)的過(guò)程中，遇到了很多困難，但最終都一一攻克。通過(guò)這次

16、課程設(shè)計(jì)，自己的EDA設(shè)計(jì)能力有了很大的提高。與此同時(shí)，也發(fā)現(xiàn)了自身許多的不足之處，比如在課程設(shè)計(jì)開(kāi)始之時(shí)，自己并不會(huì)使用EDA的個(gè)種軟件，對(duì)于VHDL程序語(yǔ)言也不了解，這造成在課程設(shè)計(jì)過(guò)程中做的十分艱難。所以在以后的日子里，自己要多主動(dòng)去了解使用專(zhuān)業(yè)軟件，多學(xué)習(xí)，多實(shí)踐。并養(yǎng)成這樣的習(xí)慣，為以后的工作生活打好基礎(chǔ)。參考文獻(xiàn)1 徐海軍，葉衛(wèi)東FPGA在高性能數(shù)據(jù)采集系統(tǒng)中的應(yīng)用J計(jì)算機(jī)技術(shù)與應(yīng)用，20055：44-612 辛君，黃松嶺，劉立力基于FPGA的超多通道高速采集系統(tǒng)設(shè)計(jì)J電測(cè)與儀表，200812：125-1503 鄭燕，赫建國(guó)，黨劍華基于VHDL語(yǔ)言與Quartus軟件的可編程邏輯器

17、件應(yīng)用與開(kāi)發(fā)北京：國(guó)防工業(yè)出版社，20074 黃科，艾瓊龍EDA數(shù)字系統(tǒng)設(shè)計(jì)案例實(shí)踐清華大學(xué)出版社，20105 Gottschalk，EShi Z. FPGA Curved Track Fitters and a Multiplierless Fitter Scheme，2008附錄TESTCTL模塊程序代碼library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity testctl is port( clk : in std_logic; tsten : out std_logic; cl

18、r_cnt : out std_logic; load : out std_logic); end testctl;architecture behav of testctl is signal div2clk : std_logic; begin process(clk) begin if(clk'event and clk='1') then div2clk<=not div2clk; end if; end process; process(clk,div2clk) begin if(clk='0' and div2clk='0

19、9;) then clr_cnt<='1' else clr_cnt<='0' end if; end process; load<=not div2clk; tsten<=div2clk; end behav;CNT10模塊程序代碼library ieee; use ieee.std_logic_1164.all; entity cnt10 is port(clk : in std_logic; clr : in std_logic; ena : in std_logic; cq : out integer range 0 to 9;

20、carry_out : out std_logic); end cnt10;architecture behav of cnt10 is signal cqi : integer range 0 to 9; begin process(clr,clk,ena) begin if(clr='1') then cqi<=0; elsif(clk'event and clk='1') then if(ena='1') then if(cqi=9) then cqi<=0; carry_out<='1' else

21、 cqi<=cqi+1; carry_out<='0' end if; end if; end if; end process; REG32B模塊程序代碼library ieee; use ieee.std_logic_1164.all; entity reg32b is port(load : in std_logic; rst : in std_logic; din : in std_logic_vector(23 downto 0); dout : out std_logic_vector(23 downto 0); end reg32b;architectu

22、re behav of reg32b is signal data : std_logic_vector(23 downto 0); begin process(rst,load,data) begin if rst='1' then data<=(others=>'0'); elsif(load'event and load='1') then data<=din; end if; dout<=data; end process; end behav;SELTIME模塊程序代碼library ieee; use

23、ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity seltime is port(clk : in std_logic; din : in std_logic_vector(23 downto 0); k: in std_logic; daout : out std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0); end seltime;architecture behav of seltime is signal sec : std

24、_logic_vector(2 downto 0); begin process(clk) begin if(clk'event and clk='1') then if(sec="010") then sec<="000" else sec<=sec+1; end if; end if; end process; process(sec,din(23 downto 0) begin if k='0' then case sec is when "000"=>daout<

25、=din(3 downto 0); when "001"=>daout<=din(7 downto 4); when "010"=>daout<=din(11 downto 8); when others=>daout<="XXXX" end case; elsif k='1' then case sec is when "000"=>daout<=din(15 downto 12); when "001"=>daout<

26、;=din(19 downto 16); when "010"=>daout<=din(23 downto 20); when others=>daout<="XXXX" end case; end if; end process; sel<=sec; end behav;DELED模塊程序代碼library ieee; use ieee.std_logic_1164.all; entity deled is port( s : in std_logic_vector(3 downto 0); a,b,c,d,e,f,g,h

27、 : out std_logic); end deled; architecture behav of deled is signal data:std_logic_vector(3 downto 0); signal dout:std_logic_vector(7 downto 0); begin data<=s; process(data) begin case data is when "0000"=>dout<="00111111" when "0001"=>dout<="00000110" when "0010"=>dout<="01011011" when "0011"=>dout<="01001111" when "0100"=>dout<="01100110" when "0101"=>dout<="01101101" when "0110"=>dout<="01