時序邏輯電路的分析-課件-北京工業(yè)大學(xué)-05

1、1第第5章章時序邏輯電路的分析時序邏輯電路的分析2Chapter 5. 本章任務(wù)本章任務(wù) 1 1 學(xué)習(xí)時序邏輯電路的分析方法；學(xué)習(xí)時序邏輯電路的分析方法； 學(xué)習(xí)時序邏輯電路的設(shè)計方法；學(xué)習(xí)時序邏輯電路的設(shè)計方法； 學(xué)習(xí)中規(guī)模集成電路的應(yīng)用；計數(shù)器、寄存學(xué)習(xí)中規(guī)模集成電路的應(yīng)用；計數(shù)器、寄存器、移位寄存器、順序脈沖發(fā)生器等器、移位寄存器、順序脈沖發(fā)生器等35.1時序邏輯電路概述時序邏輯電路概述 時序邏輯電路定義：時序邏輯電路定義：時序邏輯電路是一種時序邏輯電路是一種在任何時刻的輸出在任何時刻的輸出, 不僅取決于該時刻電路不僅取決于該時刻電路的輸入的輸入,而且與電路過去的輸入有關(guān)的邏輯而且與電路過

2、去的輸入有關(guān)的邏輯電路電路.因此時序邏輯電路必須具有存儲功能因此時序邏輯電路必須具有存儲功能.4時序邏輯電路的特點時序邏輯電路的特點 1.除了有組合邏輯電路以外,還有存儲電路, (由F.F.組成)具有記憶過去輸入信號的能 力 2.存儲電路的狀態(tài)反饋到輸入端與輸入信號共同決定其組合電路部分的輸出.51.兩個簡單的時序邏輯電路的結(jié)構(gòu)兩個簡單的時序邏輯電路的結(jié)構(gòu)時序邏輯=存儲元件+組合邏輯11167組合邏輯組合邏輯 存儲邏輯存儲邏輯XiYkZmWL（1）時序邏輯電路的簡化結(jié)構(gòu)框圖）時序邏輯電路的簡化結(jié)構(gòu)框圖8 (1)輸出方程: Y(tn) = F x(tn), w(tn) (2)驅(qū)動方程: w(tn

3、+1)=HZ (tn),W (tn) (3)狀態(tài)方程: z(tn) =Gx(tn), w(tn)9Comb.LogicMemoryLogicQnXiYkZmwL10Mealy型狀態(tài)機輸出不僅與記憶狀態(tài)有關(guān)，而且與當(dāng)前輸入有關(guān)。輸出方程：y(tn)=Fx(tn),w(tn)1.Mealy型時序邏輯電路(狀態(tài)機)的框圖11狀態(tài)方程：狀態(tài) =F ( 記憶的當(dāng)前狀態(tài), 輸入信號);輸出方程：輸出 =G (記憶的當(dāng)前狀態(tài), 輸入狀態(tài));12Moore型狀態(tài)機輸出只與當(dāng)前記憶狀態(tài)有關(guān)，與輸入無關(guān)。輸出方程： y(tn)=Fw(tn)13輸出 =G (當(dāng)前記憶狀態(tài));14 與組合邏輯電路相比，時序邏輯電路有

4、如下兩個特點：（1）有存儲功能的電路（2）狀態(tài)反饋到組合電路輸入15（1）同步時序邏輯電路（2）異步時序邏輯電路16NextStateLogic-FSTATEMemoryOutputLogic-GclkexcitationCurrentstateOutputPipelineMemoryClk signal clkinputPipe-lineoutput復(fù)雜Mealy型狀態(tài)機的流水線輸出方式。輸出信號從記憶元件得到。并且輸出存儲元件也受時鐘控制。171.時序邏輯電路分析的目的: 求時序邏輯電路的狀態(tài)方程； 得到時序邏輯電路的輸出方程； 分析電路的性能。 18(1)(1).由給定的時序電路寫出由給

5、定的時序電路寫出:各各F.F.F.F.含有時鐘意義的特性方程含有時鐘意義的特性方程; ;激勵方程激勵方程( (或驅(qū)動方程或驅(qū)動方程) )即即F.F.F.F.驅(qū)動信號表達式驅(qū)動信號表達式; ;電路的輸出電路的輸出方程方程. .(2)(2). .將各驅(qū)動方程代入對應(yīng)將各驅(qū)動方程代入對應(yīng)F.F.F.F.的特性方程的特性方程, ,求各求各F.F.F.F.的狀的狀態(tài)方程態(tài)方程;并標(biāo)明并標(biāo)明時鐘條件時鐘條件, ,從而得到整個從而得到整個時序電路的狀態(tài)方時序電路的狀態(tài)方程組程組;(3)(3).由狀態(tài)方程和輸出由狀態(tài)方程和輸出方程得出該電路的狀態(tài)轉(zhuǎn)換真值表并方程得出該電路的狀態(tài)轉(zhuǎn)換真值表并檢查電路能否自啟動檢

6、查電路能否自啟動; ;(4) ). .根據(jù)狀態(tài)轉(zhuǎn)換真值表畫出狀態(tài)轉(zhuǎn)換圖和時序圖根據(jù)狀態(tài)轉(zhuǎn)換真值表畫出狀態(tài)轉(zhuǎn)換圖和時序圖; ;(5).(5).分析電路的功能分析電路的功能. .193.Mealy型同步時序電路的分析型同步時序電路的分析20驅(qū)動方程： D0=Q0nEn+ Q0nEnD1=Q1nEn+ Q1nQ0nEn + Q1nQ0nEn次態(tài)方程： Q0n+1= D0 Q1n+1= D1狀態(tài)方程： Q0n+1=(Q0n En) cpQ1n+1=(Q1nEn+Q1nQ0nEn+Q1nQ0nEn) cp00111111101010010101000010EnQ1nQ0nQ1n+1Q0n+1S1S2S3

7、S0由狀態(tài)方程可得狀態(tài)轉(zhuǎn)換表：設(shè)初始狀態(tài)：Q1nQ0n=0021S0S2S3S1En=1En=1En=1En=1(F) Max=1En=1Max=0En=1En=1Max=0Max=0輸出方程：F=Q1Q0En=1只有在En =1，Q1Q0 =11時，F(xiàn)=122時鐘方程：cp0=cp1=cp驅(qū)動方程：J0=Q1 K0=1 J1=Q0 K1=1輸出方程：B=Q1將驅(qū)動方程帶入J-K FF的特性方程：Qn+1=JQ+KQ得到狀態(tài)方程：Q0n+1= Q1n Q0n ()Q1n+1= Q1n Q0n ()1100011011101110狀態(tài)轉(zhuǎn)換圖：時序波形圖：0 0(4)00 01 0(3)11 00

8、 1(2)00 10 0(1)B=Q1Q1n+1Q0n+1Q1nQ0n輸入cp數(shù)狀態(tài)轉(zhuǎn)換表：設(shè)初始狀態(tài)為Q1nQ0n=00232425262728 5.3異步時序邏輯電路的分析異步時序邏輯電路的分析 : 異步時序邏輯電路的特殊問題異步時序邏輯電路的特殊問題 : :1.1.異步時序電路中異步時序電路中,F.F.,F.F.時鐘不是全部接于同一時鐘不是全部接于同一CLKCLK脈沖源脈沖源, ,因此電路的狀態(tài)方程必須將每個因此電路的狀態(tài)方程必須將每個F.F.F.F.的時鐘信號作為一個的時鐘信號作為一個變量寫入變量寫入; ;2.2.此狀態(tài)方程所表示的邏輯功能只有在它的此狀態(tài)方程所表示的邏輯功能只有在它的

9、CLKCLK輸入觸發(fā)信輸入觸發(fā)信號到來時才起作用號到來時才起作用, ,并且只有并且只有F.F.F.F.邊沿到來時狀態(tài)方程才邊沿到來時狀態(tài)方程才成立成立, ,這決不是一個這決不是一個CLKCLK變量與其它變量相與的邏輯關(guān)系變量與其它變量相與的邏輯關(guān)系. .29同步與異步時序電路的差別1.從電路的結(jié)構(gòu)上看，有一個以上的從電路的結(jié)構(gòu)上看，有一個以上的CLK信號，用前面信號，用前面的的FF輸出作為后面輸出作為后面FF的的CLK信號。信號。2.每個每個FF的狀態(tài)只與它的輸入信號和連的的狀態(tài)只與它的輸入信號和連的CLK信號有關(guān)。信號有關(guān)。30F.F.1F.F.2F.F.3(1)時鐘方程：cp1=cp3=c

10、p cp=Q1()(2)時序電路的輸出為Q3Q2Q1(3)各FF的驅(qū)動方程： J1=Q3 J2=1 J3=Q2Q1 K1=1 K2=1 K3=1(4)將驅(qū)動方程分別代入J-K FF的特性方程： Qn+1=JQn+KQn得：Q1n+1=Q3n Q1n (cp1 ) Q2n+1=Q2n (cp2 ) Q3n+1=Q3n Q2n Q1n (cp3 )電路狀態(tài)轉(zhuǎn)換真值表000001010011100狀態(tài)轉(zhuǎn)換圖3132概述：本章將學(xué)習(xí)寄存器和移位寄存器的概念和工作原理其中移位寄存器：74LS95；雙向移位寄存器：74LS1941.移位寄存器的分類：(1).串行輸入/串行輸出移位寄存器(2).串行輸入/并

11、行輸出移位寄存器(3).并行輸入/串行輸出移位寄存器(4).并行輸入/并行輸出移位寄存器(5).雙向移位寄存器(6). 移位寄存器的應(yīng)用33電路形式：由4位D-FF組成，D0D3是數(shù)據(jù)輸入端，Q0Q3是數(shù)據(jù)輸出端。因此是并行輸入、并行輸出。兩個控制輸入端cp，RD。工作原理：(1)存儲數(shù)據(jù)之前，RD要對4位D-FF清零。(2)然后在cp后沿，D-FF將數(shù)據(jù)鎖存入D-FF Q0Q3。例如：存儲DATA D0D3=0101 RD: cp: 使Q0Q3=01010101001174LS175的邏輯圖34電路結(jié)構(gòu)：4位D-FF串行連接，輸入信號(Data)從最左端的Di端輸入。輸出有兩種形式：(1)從

12、D0端逐位輸出，又稱串行輸出。(2)從Q0Q3輸出，又稱并行輸出。電路分析：Di輸入的數(shù)據(jù)，在cp上升沿作用下,逐位向左移動，經(jīng)過4個脈沖，將把輸入的第1個數(shù)傳送到輸出D0。10111 011011101110111011101 1 1 1111011011011 電壓波形電壓波形35(1)電路形式：電路接成串行移位右移，并行輸入，并行輸出。(2)工作原理：當(dāng)方式控制M=1時，允許數(shù)據(jù)以并行方式輸入，在cp2作用下，并行存入J-K FF，并以并行方式輸出Data.Q0Q3。當(dāng)M=0時，并行輸入被禁止，允許串行輸入到J-K FF，在cp1作用下逐位右移。因為圖中J-K FF接成D-FF形式，故此

13、：D=DiM+sM，時鐘：cp=Mclk1+Mclk2M=1并 行 輸 出M=0串行輸出36R/ L(1)電路形式：為了使74LS95能向左移位，將QD接到C輸入，QC接到B輸入，QB接到A輸入端，就可實現(xiàn)雙向移動。(2)雙向移位：當(dāng)R/L=1時，右移；當(dāng)R/L=0時，左移。(3)電路中D-FF的驅(qū)動方程：Di=R/LQi+1+R/LQi-1 (cp )=1右移=0左移37(4)用74LS194實現(xiàn)8位雙向移位寄存器右移輸入左移輸入38 1.計數(shù)器概述: 定義: 連接在一起能夠完成數(shù)據(jù)計數(shù)操作的一組觸發(fā)器叫作計數(shù)器。 模: 用于技術(shù)的觸發(fā)器數(shù)及它們的連接方式，決定可能計數(shù)的狀態(tài)數(shù)稱作模。計數(shù)器

14、完成一個計數(shù)周期就指定了狀態(tài)序。39 根據(jù)時鐘信號連接方式的不同，計數(shù)器分兩大類:(1)異步計數(shù)器: 又叫波紋計數(shù)器 。第一個FF由外接時鐘同步，后續(xù)FF的每一個卻由前面的觸發(fā)器輸出，作為它的同步時鐘 。(2)同步式計數(shù)器: 時鐘信號接到所有的FF上，使FF在時鐘脈沖作用下同步翻轉(zhuǎn)。 在這兩大類計數(shù)器中，計數(shù)方式主要與狀態(tài)數(shù)、態(tài)序和FF的數(shù)量有關(guān)。40 74LS93 4位二進制計數(shù)器 74LS160 同步十進制(加法)計數(shù)器 74LS161 4位同步二進制計數(shù)器 74LS163 4位二進制計數(shù)器, 有同步復(fù)位 74LS190 單時鐘同步,十進制加減(可逆)計數(shù)器 74LS191 模16二進制可

15、逆計數(shù)器 74LS193 雙時鐘同步,模16可逆計數(shù)器 74LS290 十進制計數(shù)器(2-5-10異步計數(shù)器)411.異步計數(shù)器的概念：異步計數(shù)器中的觸發(fā)器不會同時改變狀態(tài)，因為它們沒有共同的時鐘脈沖4243Q0:2分頻 Q1:4分頻 Q2:8分頻Q2Q1Q0波形圖波形圖443.3.四位異步十進制計數(shù)器四位異步十進制計數(shù)器Rd(1)最大模的概念：計數(shù)器使用4位FF，每個FF允許兩種狀態(tài)，即Q=1，Q=0，共有16種組合方式。如真值表，因此4個FF最大值為16，叫做M=16(模16最大模)(2)截短原理：欲實現(xiàn)十進制計數(shù)器，因此將模16截短成模十，計數(shù)狀態(tài)從09(1001)截去6個計數(shù)狀態(tài)，成為

16、十進制M=10計數(shù)器。計數(shù)器接線方式改為:Q3Q2Q1Q0=1010即Q3=Q1=1 Q2=Q0=0。取Q3Q1的輸出，用NAND門譯碼，得到一個負脈沖，使Rd有4個FF全被清零。這種方法要部分譯碼，直接復(fù)位清零法。 1 2 3 4 5 6 7 8 9 10CPQ0Q1Q2Q3起譯碼作用45因為電路中的J-K FF全接成T-FF形式，J=K=1，所以4位T-FF屬二進制計數(shù)方式，模12計數(shù)器。CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 111 1 0 1 112 1 1 0 015 1 1 1 112個狀態(tài)循環(huán)正常的次態(tài)46電路特點：74LS93是一個MSI.模28進制計

17、數(shù)器。從電路形式上看，第1個FF為2進制，第24個FF是8進制計數(shù)器。采用兩個時鐘脈沖CPA，CPB，有2個復(fù)位輸入端，為方便靈活使用。4774LS93應(yīng)用用74LS93構(gòu)成模16計數(shù)器。將QA(第一級FF輸出)作為CPB使用，成為模16計數(shù)器。用74LS93構(gòu)成模10計數(shù)器。接成模10計數(shù)器，取QDQCQBQA=1010中的QD=QB=1，反饋到Rd1，Rd2，譯碼清零。48用74LS93實現(xiàn)模12計數(shù)器計數(shù)到QDQCQBQA=1100，其中QD=QC=1，將QD，QC接回到Rd1、Rd2反饋清零，得到模12計數(shù)器。495.9 同步計數(shù)器 1.同步計數(shù)器概念：計數(shù)器所有FF受同一個CP脈沖信

18、號控制，同時翻轉(zhuǎn)。2.三位二進制模8同步計數(shù)器：(1)電路特點：用3個J-K FF，每個J-K FF都接成T-FF形式。因此形成二進制計數(shù)器。其中FF2的輸入端，當(dāng)Q1Q0=11時，經(jīng)過AND門使J2=K2=1才使T-FF翻轉(zhuǎn)。50(1)電路特點：前3位FF與3位模8同步計數(shù)器相同。第4級FF3在計數(shù)到Q2Q1Q0=111時，使J2=K2=1，才會在CP的后沿到來時翻轉(zhuǎn)。(2)1#AND門輸出：在Q1Q0=11時，J2=K2=1，F(xiàn)F2翻轉(zhuǎn)。 2#AND門輸出：在Q2Q1Q0=111時，J3=K3=1，F(xiàn)F3翻轉(zhuǎn)。51Positive edge-triggering(1)電路特點：利用J3=K

19、3=Q3Q2Q1Q0+ Q3Q2Q1Q0實現(xiàn)同步十進制計數(shù)器的原理。(0111)2=7(1001)2=9向上連續(xù)計數(shù)截短(2)工作原理分析：利用LOAD裝入不同的初始數(shù)，實現(xiàn)任意計數(shù)器。利用CLR實現(xiàn)任意進制計數(shù)器。525.10 MSI計數(shù)器（1）功能介紹及特點：掌握MSI計數(shù)器控制端 的功能及作用（2）74LS163:4位同步二進制計數(shù)器1.MSI 4位同步二進制計數(shù)器(74LS163)53 3 4 5 674LS163-TC=15 15 14 13 12 11D0 D1 D2 D3Q0 Q1 Q2 Q3RCOCLKCLRLOADENTENP191072LOAD置數(shù)輸入控制，低電平有效。在它

20、的控制下，可以為計數(shù)器置入任何初始數(shù)值，實現(xiàn)任意進制，任意初始狀態(tài)計數(shù)。CLK清零端，低電平有效。ENP并行輸入數(shù)據(jù)使能，高電平有效。ENT進位輸出端使能，高電平有效。RCO計數(shù)器進位輸出。54CLRLoadclkENPENTQ0Q1Q2Q3RCO001155 1.用于模16計數(shù)器; 2.實現(xiàn)模11計數(shù)器，基數(shù)態(tài)序為5,6,15. 3.實現(xiàn)模11計數(shù)器，基數(shù)態(tài)序為0,1,2, 10. 4.實現(xiàn)余3碼十進制計數(shù)器; 5.級聯(lián)計數(shù)器56 3 4 5 674LS163-TC=15 15 14 13 12 11D0 D1 D2 D3Q0 Q1 Q2 Q3RCOCLKCLRLOADENTENP19107

21、2+5vR57 3 4 5 674LS163-TC=15 15 14 13 12 11D0 D1 D2 D3Q0 Q1 Q2 Q3RCOCLKCLRLOADENTENP191072+5vR利用LD=0置入初始數(shù)5=(1001)2。RCO計數(shù)器輸出經(jīng)反相門，使計數(shù)器置數(shù)0101，CP脈沖到來后，開始計數(shù)。58 3 4 5 674LS163-TC=15 15 14 13 12 11D0 D1 D2 D3Q0 Q1 Q2 Q3RCOCLKCLRLOADENTENP191072+5V利用清零輸入端CLR=0清零，計數(shù)初始狀態(tài)為Q3Q2Q1Q0=0000計數(shù)到1010=Q3Q2Q1Q0NAND門利用Q3

22、=Q1=1，部分譯碼，使計數(shù)器清零。59 3 4 5 674LS163-TC=15 15 14 13 12 11D0 D1 D2 D3Q0 Q1 Q2 Q3RCOCLKCLRLOADENTENP191072+5V利用NAND實現(xiàn)部分譯碼反饋置數(shù)方法。LD=0.置入D3D2D1D0=0011，計數(shù)態(tài)序為3,4,1,2,3,460以上是單片MSI計數(shù)器實現(xiàn)的任意進制計數(shù)，計數(shù)范圍：m(計數(shù)器的模)M61CLRCLKCNTENLOADLow orderHigh order“1”62使用2個芯片計數(shù)器計到255時，RCO2輸出為高，在G=0的情況下，NAND輸出為低，LD=0，裝入新的數(shù)，為(0011

23、1111)2=(63)1063 3 4 5 674LS160-TC=9 15 14 13 12 11D0 D1 D2 D3Q0 Q1 Q2 Q3RCOCLKCLRLOADENTENP19107274HC160/74LS160：74XX160是8421BCD碼10進制計數(shù)器。ENP并行輸入使能ENT計數(shù)輸出使能641.波紋減法計數(shù)器2.同步減法計數(shù)器3.同步可逆計數(shù)器651.異步減法計數(shù)器異步減法計數(shù)器CLK與異步加法計數(shù)器一樣，使用前級FF的輸出作為后級觸發(fā)器的CP脈沖信號。不同的是減法計數(shù)使用Qi-1端作為時鐘信號。使用Qi-1的下降沿。計數(shù)的最終值是0，然后再循環(huán)計數(shù)。 0 7 6 5 4

24、 3 2 1 0CPQ0Q1Q2662.同步減法計數(shù)器012同步3位二進制減法計數(shù)器的電路結(jié)構(gòu)與同步3位二進制加法計數(shù)器相似，不同的是，減法計數(shù)器用Q1,Q0。作為FF2的J-K輸入端的引導(dǎo)控制，在J2=K2=1時，F(xiàn)F2在統(tǒng)一時鐘信號作用下翻轉(zhuǎn)，做減法。67CLKQ2Q1Q0思路：由同步2位二進制加法計數(shù)器和減法計數(shù)器聯(lián)想，會發(fā)現(xiàn)，若使3位二進制計數(shù)器，既可做加法，又可做減法，只需將兩個電路結(jié)合起來，控制J,K端的導(dǎo)引門，加入一個或門，既可控制計數(shù)器做加法，又可控制計數(shù)器做減法。圖為3位二進制可逆計數(shù)器為了控制計數(shù)器既可做加法又可做減法，在計數(shù)器輸入端加使能控制UP/DOWN。當(dāng)UP=1時，做加法；當(dāng)DOWN=0時，做減法。68h.y.p.91zUPDownQ0UPQ0DownQ269U/D控制計數(shù)方向。0:加計數(shù)；1:減計數(shù)。LD置數(shù)輸入端。為0時，置數(shù)輸入。MAX/MIN計數(shù)結(jié)束時，輸出高電平。加計數(shù)時，計數(shù)最大值為1001；減計數(shù)時，計數(shù)最小值0000。RCO與MAX/MIN一起產(chǎn)生的波紋計數(shù)時鐘輸出。CTEN當(dāng)多個計數(shù)器級聯(lián)時，用CTEN命令計數(shù)器計數(shù)