DDR原理及物理層一致性測(cè)試

1、DDR原理及物理層一致性測(cè)試原理及物理層一致性測(cè)試2022-7-42高速信號(hào)完整性工程師培訓(xùn)課程 SDRAM ，DDRI,II,III原理DDRIIICore F=100MHz,Clock Freq=400MHz,Data Freq=800MHz 2022-7-43高速信號(hào)完整性工程師培訓(xùn)課程 SDRAM ，DDRI,II,III原理DDRI:2 bit pre-fetch,同時(shí)讀取(預(yù)取）2n的數(shù)據(jù)DDRII:4 bit pre-fetch,同時(shí)讀?。A(yù)取）4n的數(shù)據(jù)。DDRIII:8bit pre-fetch,同時(shí)讀?。A(yù)?。?n的數(shù)據(jù)2022-7-44高速信號(hào)完整性工程師培訓(xùn)課程 DDR

2、 SDRAM Architecture(源同步）Memory ModuleMemory controllercommandAddressclockDQ(0:63)DQS采用源同步技術(shù)對(duì)數(shù)據(jù)進(jìn)行傳輸，減少由于skew造成的誤采樣2022-7-45高速信號(hào)完整性工程師培訓(xùn)課程 DDR SDRAM Architecture(源同步） 1.對(duì)于Command和Address由clock的上升沿對(duì)數(shù)據(jù)進(jìn)行采樣，數(shù)據(jù)方向?yàn)镸emory controller-Memory 2.對(duì)于Data (DQ)由DQS采用源同步的方式同時(shí)在上升沿和下降沿對(duì)數(shù)據(jù)進(jìn)行采樣 ，即當(dāng)Write命令時(shí) 數(shù)據(jù)方向?yàn)镸emory c

3、ontroller-Memory Module，DQS相對(duì)于DQ為 center align，當(dāng)Read命令時(shí)數(shù)據(jù)方向?yàn)镸emory Module -Memory controller， DQS相對(duì)于DQ為edge align，在Memory controller端會(huì)對(duì)DQS或者DQ作一個(gè)90度的相位偏移。2022-7-46高速信號(hào)完整性工程師培訓(xùn)課程 DDRI 拓?fù)浣Y(jié)構(gòu)2022-7-47高速信號(hào)完整性工程師培訓(xùn)課程 DDRII 拓?fù)浣Y(jié)構(gòu)1K columns x 16K rows x 4 banks x 8 outputs = 512MbImage courtesy of Micron Tec

4、hnology, Inc.ODT2022-7-48高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII 拓?fù)浣Y(jié)構(gòu)Image courtesy of Micron Technology, Inc.2022-7-49高速信號(hào)完整性工程師培訓(xùn)課程 DDRII state/timing 2022-7-410高速信號(hào)完整性工程師培訓(xùn)課程 DDRII state/timingPC4300 ( Bandwidth, Data rate)4-4-4(Dram 三大參數(shù)，CL-tRCD-tRP) 2022-7-411高速信號(hào)完整性工程師培訓(xùn)課程 DDRII與DDRI的主要區(qū)別(Summary)1.采用4bit-Prefe

5、tch技術(shù)，在同樣的核心頻率下達(dá)到2倍與DDRI的數(shù)據(jù)傳輸率。2.更低的電壓：2.5-1.8V3.更低的傳輸延遲：2.9ns-1.8ns4.Package:T-SOP BGA5.OCD(off-chip driver):離線驅(qū)動(dòng)調(diào)整，調(diào)整上下拉的驅(qū)動(dòng)能力，使交叉點(diǎn)達(dá)到理想位置.6.ODT(On-die-terminator):片內(nèi)終結(jié)電阻,減少反射.7.Posted CAS2022-7-412高速信號(hào)完整性工程師培訓(xùn)課程 DDRII與DDRI的主要區(qū)別(OCD)OCD(Off-chip Driver)impedance calibration是DDRII的option功能，某些廠商（例如Mic

6、ron)會(huì)把這個(gè)功能給取消，此時(shí)的為default值。（Default為18ohm,調(diào)整為+-3ohm)Drive mode是測(cè)試模式，此時(shí)Dram會(huì)測(cè)試DQS/DQ的skew. Adjust mode是調(diào)節(jié)模式，通過個(gè)DQ的值（的次方），共有16個(gè)step調(diào)節(jié)上下拉電阻。A9,A8,A7為EMRS的值。 2022-7-413高速信號(hào)完整性工程師培訓(xùn)課程 DDRII與DDRI的主要區(qū)別(ODT)ODT由EMRS enable/disable,具體ODT的值(例如50,75,150ohm)也由EMRS來設(shè)定。ODT一般在chipset中無法設(shè)置，只能通過BIOS設(shè)置。 終結(jié)電阻由on-board

7、改變?yōu)閛n-chip.2022-7-414高速信號(hào)完整性工程師培訓(xùn)課程 DDRII與DDRI的主要區(qū)別(Posted CAS)Posted CAS 是是為為了解決了解決DDR內(nèi)存中指令沖突內(nèi)存中指令沖突問題問題，提高，提高DDR II內(nèi)存的利用效率內(nèi)存的利用效率而而設(shè)計(jì)設(shè)計(jì)的功能。在的功能。在Posted CAS操作中，允操作中，允許許列地址信號(hào)列地址信號(hào)CAS緊緊跟著行地址信號(hào)跟著行地址信號(hào)RAS 出出現(xiàn)現(xiàn)在在總線總線上，提高地址和控制上，提高地址和控制總線總線的利用率，的利用率，滿滿足足DDRII 高數(shù)據(jù)高數(shù)據(jù)帶寬帶寬需求。需求。 2022-7-415高速信號(hào)完整性工程師培訓(xùn)課程 DDRI

8、II與DDRII的主要區(qū)別(Lower Power)2022-7-416高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII與DDRII的主要區(qū)別(Fly-By)2022-7-417高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII與DDRII的主要區(qū)別(Write Leveling)2022-7-418高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII與DDRII的主要區(qū)別(性能和容量提升)2022-7-419高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII與DDRII的主要區(qū)別(Dynamic ODT)2022-7-420高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII與DDRII的主要區(qū)別(Dynamic ODT)2022-

9、7-421高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII與DDRII的主要區(qū)別(Termination resistor)PC3-6400400 MHz, DDR3-800芯片, 6.40 GB/s帶寬 PC3-8500 533 MHz, DDR3-1066芯片, 8.53 GB/s帶寬傳輸命令/地址/控制總線, 帶有On-DIMM終結(jié)電阻2022-7-422高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II/III/SDRAM的區(qū)別( I )2022-7-423高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II/III/SDRAM的區(qū)別( II )2022-7-424高速信號(hào)完整性工程師培訓(xùn)課程What y

10、ou dont know. .can hurt you! 等于信號(hào)的上升時(shí)間等于信號(hào)的上升時(shí)間 比信號(hào)的上升時(shí)間快比信號(hào)的上升時(shí)間快2倍倍 比信號(hào)的上升時(shí)間快比信號(hào)的上升時(shí)間快3倍倍 比信號(hào)的上升時(shí)間快比信號(hào)的上升時(shí)間快4倍倍 比信號(hào)的上升時(shí)間快比信號(hào)的上升時(shí)間快5倍倍示波器上升時(shí)間示波器上升時(shí)間41%12%5%3%2%上升時(shí)間慢上升時(shí)間慢/異常幅度衰異常幅度衰減減 示波器上升時(shí)間對(duì)信號(hào)的影響RT(measured) = SQRTRT(oscilloscope)2 + RT(Signal)22022-7-425高速信號(hào)完整性工程師培訓(xùn)課程 DDR2 一致性測(cè)試示波器的選擇Rise time (

11、20%-80)= 1.8V /(4V/ns )X 0. =270ps因此，應(yīng)該選擇上升時(shí)間為270/5ps-270/3ps54-90ps的示波器，也就是2.5G-4G帶寬的示波器。2022-7-426高速信號(hào)完整性工程師培訓(xùn)課程 DDR 一致性測(cè)試示波器的選擇Rise time(20%-80%)= 1.5V/(5V/ns)X0.6=180ps因此，應(yīng)該選擇上升時(shí)間為180/5-180/336-60ps的示波器，也就是4G-8G帶寬的示波器。2022-7-427高速信號(hào)完整性工程師培訓(xùn)課程 DDR所有的命令集 （command set)2022-7-428高速信號(hào)完整性工程師培訓(xùn)課程 DDR 讀

12、命令流程1：通過Activate選擇行地址（Row address)2：通過Read 選擇 列地址(Column address)3: 經(jīng)過一個(gè)CAS latency(1.5,2,3 cycle)4: 讀一個(gè)Burst 的數(shù)據(jù)流（2,4,6,8)2022-7-429高速信號(hào)完整性工程師培訓(xùn)課程 DDR 讀命令2022-7-430高速信號(hào)完整性工程師培訓(xùn)課程 DDR 讀命令Precharge closes row toread/write operations and updates row Activate a rowRead column of active row2022-7-431高速信

13、號(hào)完整性工程師培訓(xùn)課程 DDR 寫命令流程1：通過Activate選擇行地址（Row address)2：通過Write 命令選擇 列地址(Column address)3: 經(jīng)過一個(gè)tDQSS(75%-125%) clock cycle4: 寫一個(gè)Burst 的數(shù)據(jù)流（2,4,6,8)2022-7-432高速信號(hào)完整性工程師培訓(xùn)課程 DDR 寫命令2022-7-433高速信號(hào)完整性工程師培訓(xùn)課程 DDR 寫命令2022-7-434高速信號(hào)完整性工程師培訓(xùn)課程 DDR Command和Address的setup time選取CS# 為低電平時(shí)，clock的上升沿相對(duì)于WE#的下降沿的delay

14、為setup time （建立時(shí)間）2022-7-435高速信號(hào)完整性工程師培訓(xùn)課程 DDR Command和Address的hold time選取CS# 為低電平時(shí)，clock的上升沿相對(duì)于WE#的上升沿的delay為hold time （保持時(shí)間）2022-7-436高速信號(hào)完整性工程師培訓(xùn)課程DDR2 SDRAMWrite dataCenter aligned write data with data strobes DQSBurst length of 4 or 8 databits per read commandTwo data transfers per clock cycleI

15、mage courtesy of Micron Technology, Inc.2022-7-437高速信號(hào)完整性工程師培訓(xùn)課程DDR2 SDRAM Data & Data StrobeWrite Data is Center-aligned With Strobe EdgesDQDQS PreambleDQ Pattern is 0101,0101DQ = 1DQ = 02022-7-438高速信號(hào)完整性工程師培訓(xùn)課程 Cursor Measurement - WRITEWRITE using Cursors2022-7-439高速信號(hào)完整性工程師培訓(xùn)課程DDR2 SDRAM Rea

16、d DataEdge aligned read data with data strobes DQSBurst length of 4 or 8 data bits per read commandTwo data transfers per clock cycleImage courtesy of Micron Technology, Inc.2022-7-440高速信號(hào)完整性工程師培訓(xùn)課程DDR2 SDRAM Data & Data StrobeRead Data is Edge-aligned With Strobe EdgesDQDQSDQ Pattern is 0101,01

17、01,0101,01010在內(nèi)存控制器對(duì)數(shù)據(jù)進(jìn)行采樣的時(shí)候，會(huì)將DQS或者DQ進(jìn)行一個(gè)90度的相移，然后對(duì)DQ進(jìn)行采樣。2022-7-441高速信號(hào)完整性工程師培訓(xùn)課程Cursor Measurement - READREAD using Cursors測(cè)量tDQSQ2022-7-442高速信號(hào)完整性工程師培訓(xùn)課程DDR2 SDRAM Read/Write DataDQ & DQS Signals Go Tristate Between Read & WriteWrite dataRead data2022-7-443高速信號(hào)完整性工程師培訓(xùn)課程DDRI/II/III read

18、/write 分離方法因?yàn)镈Q/DQS 是雙向的(bi-directional),因此在測(cè)試DQ/DQSR/W時(shí)必須讀寫分離。讀寫分離可能的方法(在DRAM端）：1) 幅度。ReadWrite; 2) 斜率。ReadWrite 3) 相位關(guān)系。Read是edge_aligned,Write是centre_aligned. 4) DQS Preamble。Read preambleWrite.(對(duì)于DDRIII，就更容易區(qū)分了。因?yàn)镽ead preamble為負(fù)，Write preamble為正）2022-7-444高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II/III read/write 分離

19、方法(Pinpoint Trigger)Old Trigger Sequences 17 Trigger Combinations Plus Comm & SerialNew Pinpoint Triggering Trigger Combinations Plus Comm & Serial2022-7-445高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II read/write 分離方法IDQSDQ2022-7-446高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II read/write 分離方法IDQSDQ2022-7-447高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II read

20、/write 分離方法IDQSDQ2022-7-448高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II read/write 分離方法IIDQS DQ2022-7-449高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II read/write 分離方法IIDQS DQ2022-7-450高速信號(hào)完整性工程師培訓(xùn)課程 DDRIII read/write 分離方法2022-7-451高速信號(hào)完整性工程師培訓(xùn)課程 DDRI/II/III read/write 分離方法2022-7-452高速信號(hào)完整性工程師培訓(xùn)課程全新的自動(dòng)測(cè)試軟件2022-7-453高速信號(hào)完整性工程師培訓(xùn)課程PANEL #2PANEL #

21、1全新的自動(dòng)測(cè)試軟件選擇DDR 類型選擇DDR速度選擇測(cè)試的項(xiàng)目 (Read / Write / Clock)2022-7-454高速信號(hào)完整性工程師培訓(xùn)課程全新的自動(dòng)測(cè)試軟件PANEL #4 讓DDRA自動(dòng)識(shí)別待測(cè)burst PANEL #3為DQS, DQ, CLK選擇輸入的通道 Optional 選項(xiàng)選項(xiàng)2022-7-455高速信號(hào)完整性工程師培訓(xùn)課程全新的DDR自動(dòng)測(cè)試軟件DDRAPANEL #5讓自動(dòng)識(shí)別閾值電平，也可手動(dòng)輸入可手動(dòng)選擇scaling,即手動(dòng)調(diào)整burst樣本數(shù)2022-7-456高速信號(hào)完整性工程師培訓(xùn)課程全新的DDR自動(dòng)測(cè)試軟件DDRA2022-7-457高速信號(hào)

22、完整性工程師培訓(xùn)課程全新的DDR自動(dòng)測(cè)試軟件DDRA(DQ相對(duì)于DQS的setup and hold time)2022-7-458高速信號(hào)完整性工程師培訓(xùn)課程全新的DDR自動(dòng)測(cè)試軟件DDRA測(cè)試項(xiàng)目包括讀burst, 寫burst，斜率，差分時(shí)鐘，單端時(shí)鐘單端DQS，命令線和地址線2022-7-459高速信號(hào)完整性工程師培訓(xùn)課程全新的DDR自動(dòng)測(cè)試軟件DDRAData Eye Width(Spec沒要求，可作debug參考）tDQSH/tDQSLtDH-Diff(base)/tDH-Diff(derated)/tDS-Diff(base)/tDS-Diff(derated) 2022-7-460高速信號(hào)完整性工程師培訓(xùn)課程 DDRA-唯一嚴(yán)格根據(jù)Jedec規(guī)范測(cè)量建立保持時(shí)間DDR2/3的Jedec明確規(guī)定，數(shù)據(jù)線，命令線和地址線的建立保持時(shí)間的spec,必須是tDS(base)+ tDS=tDS(derated)2022-7-461高速信號(hào)完整性工程師培訓(xùn)課程DDRA-唯一嚴(yán)格根據(jù)Jedec規(guī)范測(cè)量建立保持時(shí)間加入了DDR2和對(duì)數(shù)據(jù)線/命令線/地址線的建立保持時(shí)間的derated測(cè)試2022-7-