數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)第三章

1、第第3 3章章 組合邏輯電路組合邏輯電路 組合邏輯電路組合邏輯電路: : 電路在任一時(shí)刻的輸出狀態(tài)僅由該電路在任一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻的輸入信號(hào)決定時(shí)刻的輸入信號(hào)決定, ,與電路在此信號(hào)輸入之前的狀態(tài)無(wú)與電路在此信號(hào)輸入之前的狀態(tài)無(wú)關(guān)關(guān). . 3.2 組合邏輯電路的分析組合邏輯電路的分析3.2.1 分析方法分析方法分析步驟分析步驟: :(1) (1) 根據(jù)根據(jù)邏輯電路圖邏輯電路圖, ,寫(xiě)出輸出邏輯函數(shù)寫(xiě)出輸出邏輯函數(shù)表達(dá)式表達(dá)式; ;(2) (2) 根據(jù)根據(jù)邏輯表達(dá)式邏輯表達(dá)式, ,列出列出真值表真值表; ;(3) (3) 由由真值表真值表或或表達(dá)式表達(dá)式分析分析電路功能電路功能. .例例

2、: : 分析下圖所示邏輯電路分析下圖所示邏輯電路F=P2+P3+P4P2=AP1P3=BP1P4=CP1P1=ABC=(A+B+C)ABC真值表真值表:A B C F0 0 0 10 0 1 00 1 0 00 1 1 01 0 0 01 0 1 02 1 0 01 1 1 1邏輯功能邏輯功能: 一致電路一致電路=ABC+ABCP1P2P3P4& &A AB BC CF F& & & &113.3 組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)一般步驟一般步驟:(1) 由實(shí)際邏輯問(wèn)題列出由實(shí)際邏輯問(wèn)題列出真值表真值表;(2) 由真值表寫(xiě)出由真值表寫(xiě)出邏輯表達(dá)式

3、邏輯表達(dá)式;(3) 化簡(jiǎn)、變換化簡(jiǎn)、變換輸出邏輯表達(dá)式；輸出邏輯表達(dá)式；(4) 畫(huà)出畫(huà)出邏輯圖邏輯圖。例例: : 試用與非門(mén)設(shè)計(jì)一個(gè)三變量表決電路試用與非門(mén)設(shè)計(jì)一個(gè)三變量表決電路, ,表決規(guī)則為少表決規(guī)則為少 數(shù)服從多數(shù)數(shù)服從多數(shù). .解解: (1) : (1) 列真值表列真值表設(shè)設(shè): : 由由A、B、C表示三個(gè)輸入變量，表示三個(gè)輸入變量，F(xiàn)表示表決結(jié)果。并表示表決結(jié)果。并設(shè)設(shè)A、B、C為為1 1表示贊成，為表示贊成，為0 0表示反對(duì)；表示反對(duì)；F為為1 1表示表決表示表決通過(guò)，為通過(guò)，為0 0 表示不通過(guò)。表示不通過(guò)。A B C F0 0 0 00 0 1 00 1 0 00 1 1 11

4、0 0 01 0 1 12 1 0 11 1 1 1(2) (2) 化簡(jiǎn)、求最簡(jiǎn)函數(shù)表達(dá)式化簡(jiǎn)、求最簡(jiǎn)函數(shù)表達(dá)式ABC01000111101111F=AB+AC+BC=ABACBC(3) (3) 畫(huà)出電路圖畫(huà)出電路圖ABCF&例：設(shè)計(jì)一個(gè)例：設(shè)計(jì)一個(gè)8421BCD碼（表示一位十進(jìn)制數(shù)碼（表示一位十進(jìn)制數(shù)N）監(jiān)視器，監(jiān)視監(jiān)視器，監(jiān)視8421BCD碼的傳輸情況。當(dāng)傳輸?shù)臄?shù)碼的傳輸情況。當(dāng)傳輸?shù)臄?shù)N4時(shí)，監(jiān)視器輸出為時(shí)，監(jiān)視器輸出為1，否則輸出為，否則輸出為0.解：用解：用ABCD表示表示8421BCD碼輸入，用碼輸入，用F表示輸表示輸出。列出真值表：出。列出真值表：A B C D F A

5、B C D F0 0 0 0 0 1 0 0 0 10 0 0 1 0 1 0 0 1 10 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 A B C D F A B C D F0 0 0 0 0 1 0 0 0 10 0 0 1 0 1 0 0 1 10 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0

6、0 1 1 1 1 1 1 1 1 ABCD00011110000111100101100111F(A,B,C,D)=A+BABF1電路的邏輯圖電路的邏輯圖例例 設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)比較器。設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)比較器。解解 設(shè)被比較的數(shù)分別為設(shè)被比較的數(shù)分別為 A=A1A0,B=B1B0;比較的結(jié)果比較的結(jié)果 為為:A1A0B1B0時(shí)，輸出時(shí)，輸出F1=1； A1A0=B1B0時(shí)，輸時(shí)，輸 出出F2=1； A1A0B1B0時(shí)，時(shí)，輸出輸出F3=1.列真值表：列真值表：A1 A0 B1 B0 F1 F2 F3 A1 A0 B1 B0 F1 F2 F3 0 0 0 0 0 1 0 1 0 0 0

7、1 0 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 0 0 0 1 1 1 1 0 1 0 0 0 1 1 1 0 0 1 1 1 1 1 0 1 0畫(huà)卡諾圖化簡(jiǎn)：畫(huà)卡諾圖化簡(jiǎn)：A1A0B1B00001111000011110111111F1F1=A1B1+A1A0B0+A0B1B0A1A0B1B000011110000111101111F2F2

8、=A1A0B1B0+ A1A0B1B0 + A1A0B1B0 + A1A0B1B0A1A0B1B00001111000011110111111F3F3=A1B1+A1A0B0+A0B1B0按按F1、F2和和F3表達(dá)式表達(dá)式可方便地用門(mén)電路實(shí)現(xiàn)可方便地用門(mén)電路實(shí)現(xiàn)比較器的邏輯功能。比較器的邏輯功能。3.4 組合邏輯電路中的冒險(xiǎn)組合邏輯電路中的冒險(xiǎn) 前面分析組合邏輯電路時(shí)，沒(méi)有考慮門(mén)電路的延遲時(shí)前面分析組合邏輯電路時(shí)，沒(méi)有考慮門(mén)電路的延遲時(shí)間對(duì)電路的影響。實(shí)際上，由于門(mén)電路延遲時(shí)間的關(guān)系，間對(duì)電路的影響。實(shí)際上，由于門(mén)電路延遲時(shí)間的關(guān)系，可能會(huì)使邏輯電路產(chǎn)生錯(cuò)誤輸出。通常把這種現(xiàn)象稱(chēng)為可能會(huì)使邏輯

9、電路產(chǎn)生錯(cuò)誤輸出。通常把這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)競(jìng)爭(zhēng)冒險(xiǎn)。產(chǎn)生冒險(xiǎn)的原因產(chǎn)生冒險(xiǎn)的原因以例說(shuō)明以例說(shuō)明11AF=A+A=1 理想情況理想情況AAF實(shí)際情況實(shí)際情況造成冒險(xiǎn)的原因是由于造成冒險(xiǎn)的原因是由于A和和A到達(dá)或門(mén)的時(shí)間到達(dá)或門(mén)的時(shí)間不同。不同。再舉一例再舉一例ACB1&1ACBCF=AC+BCABCCACBCF毛刺毛刺產(chǎn)生冒險(xiǎn)的原因之一產(chǎn)生冒險(xiǎn)的原因之一 ： 電路存在由非門(mén)產(chǎn)生的電路存在由非門(mén)產(chǎn)生的互補(bǔ)互補(bǔ)信信號(hào)，且互補(bǔ)信號(hào)的狀態(tài)發(fā)生變化號(hào)，且互補(bǔ)信號(hào)的狀態(tài)發(fā)生變化時(shí)有可能出現(xiàn)冒險(xiǎn)現(xiàn)象。時(shí)有可能出現(xiàn)冒險(xiǎn)現(xiàn)象。(分析中略去與門(mén)和或門(mén)的延時(shí)）分析中略去與門(mén)和或門(mén)的延時(shí)）消去冒險(xiǎn)的方法消去

10、冒險(xiǎn)的方法1. 發(fā)現(xiàn)并消去互補(bǔ)變量發(fā)現(xiàn)并消去互補(bǔ)變量例如：例如：F=(A+B)(A+C) 在在B=C=0時(shí)，時(shí)，F(xiàn)=AA. 若直接根若直接根據(jù)這個(gè)邏輯表達(dá)式組成電路，就可能出現(xiàn)冒險(xiǎn)。據(jù)這個(gè)邏輯表達(dá)式組成電路，就可能出現(xiàn)冒險(xiǎn)。2. 增加乘積項(xiàng)增加乘積項(xiàng)例如：例如：F=AC+BC, 當(dāng)當(dāng)A=B=1時(shí)，時(shí)，F(xiàn)=C+C. 若直接根據(jù)若直接根據(jù)這個(gè)邏輯表達(dá)式組成電路，就可能出現(xiàn)冒險(xiǎn)。這個(gè)邏輯表達(dá)式組成電路，就可能出現(xiàn)冒險(xiǎn)。將上式寫(xiě)成：將上式寫(xiě)成：F=AC+AB+BC, 已將已將AA去掉，則不會(huì)出去掉，則不會(huì)出現(xiàn)冒險(xiǎn)?，F(xiàn)冒險(xiǎn)。3. 輸出端并聯(lián)電容器輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作，為了消去冒

11、險(xiǎn)，可如果邏輯電路在較慢速度下工作，為了消去冒險(xiǎn)，可以在輸出端并聯(lián)一電容，其容量在以在輸出端并聯(lián)一電容，其容量在420pF之間，該電容之間，該電容和門(mén)的輸出電阻構(gòu)成和門(mén)的輸出電阻構(gòu)成RC低通網(wǎng)絡(luò)，對(duì)窄脈沖起平滑作用。低通網(wǎng)絡(luò)，對(duì)窄脈沖起平滑作用。將上式寫(xiě)成：將上式寫(xiě)成： F=AC+BC+AB, 這樣，當(dāng)這樣，當(dāng)A=B=1時(shí)，不時(shí)，不會(huì)出現(xiàn)會(huì)出現(xiàn)F=C+C,所以所以C狀態(tài)的變化，不會(huì)影響輸出。狀態(tài)的變化，不會(huì)影響輸出。3.5 可編程邏輯器件和可編程邏輯器件和VHDL概述概述 利用可編程邏輯器件（利用可編程邏輯器件（PLD，Programmable Logic Device）來(lái)實(shí)現(xiàn)電路的設(shè)計(jì)）來(lái)實(shí)

12、現(xiàn)電路的設(shè)計(jì) 硬件描述語(yǔ)言（硬件描述語(yǔ)言（HDL，HardwareDescription Language）就是可以描述硬件電路的功能）就是可以描述硬件電路的功能 VHDL是應(yīng)用最為廣泛的國(guó)際標(biāo)準(zhǔn)電子設(shè)計(jì)語(yǔ)言是應(yīng)用最為廣泛的國(guó)際標(biāo)準(zhǔn)電子設(shè)計(jì)語(yǔ)言 3.5.1 VHDL基本結(jié)構(gòu)基本結(jié)構(gòu)硬件描述語(yǔ)言的基本格式包括兩個(gè)要素 輸入、輸出的定義（即輸入、輸出說(shuō)明）對(duì)輸出如何響應(yīng)輸入的定義（工作原理） 對(duì)應(yīng)邏輯符號(hào)的描述部分：實(shí)體（Entity） 對(duì)應(yīng)邏輯關(guān)系的說(shuō)明部分：結(jié)構(gòu)體(Architecture) 注意注意: :VHDL VHDL 對(duì)大小寫(xiě)不敏感對(duì)大小寫(xiě)不敏感,和和“”“”中的內(nèi)容除外。中的內(nèi)容除外

13、。Library IEEE;use IEEE.std_logic_1164.all;entity and_gate is port(a,b: IN BITBIT; y: out BITBIT);end and_gate;architecture rhl of and_gate isbegin y=a and b;end rhl;程序包程序包庫(kù)庫(kù)VHDL VHDL 語(yǔ)言的基本結(jié)構(gòu)語(yǔ)言的基本結(jié)構(gòu)以二輸入端與門(mén)為例以二輸入端與門(mén)為例, ,該文件名為該文件名為: :and_gate.vhdand_gate.vhd實(shí)體實(shí)體結(jié)構(gòu)體結(jié)構(gòu)體VHDL硬件描述語(yǔ)言基礎(chǔ)硬件描述語(yǔ)言基礎(chǔ)3.5.2 VHDL中的中間信號(hào)中的中間信號(hào)電路模塊內(nèi)部的信號(hào)點(diǎn)，不是模塊的輸入也不是輸出 與輸入輸出端口分開(kāi)定義，在邏輯功能描述部分