VHDL語言與數(shù)字集成電路設計之數(shù)字集成電路的結構特點ppt課件

1、數(shù)字集成電路的構造特點數(shù)字集成電路的構造特點CMOSCMOS電路電路MOSMOS晶體管模型晶體管模型組合邏輯根本構造組合邏輯根本構造邏輯單元的優(yōu)化設計邏輯單元的優(yōu)化設計組合單元的規(guī)模約束問題組合單元的規(guī)模約束問題時序邏輯的時間關系問題時序邏輯的時間關系問題MOSMOS晶體管模型晶體管模型典型尺度參數(shù)為：典型尺度參數(shù)為：溝道寬度溝道寬度W W、溝道長度、溝道長度L L，邏輯面積，邏輯面積A A；MOSMOS晶體管電學模型晶體管電學模型典型參數(shù)為：典型參數(shù)為：導通電阻、柵極電容、漏極電容和源極電容導通電阻、柵極電容、漏極電容和源極電容電學參數(shù)與尺度參數(shù)的關系電學參數(shù)與尺度參數(shù)的關系在電路單元設計時

2、，為了提高集成度，通常溝在電路單元設計時，為了提高集成度，通常溝道長度總是希望堅持最小值，而溝道寬度卻可道長度總是希望堅持最小值，而溝道寬度卻可以進展加長；以進展加長；WR/WC WAgsdCCC3CMOSCMOS根本電路構造根本電路構造通常采用通常采用N N網(wǎng)絡與網(wǎng)絡與P P網(wǎng)絡互補銜接構成：網(wǎng)絡互補銜接構成：N N網(wǎng)絡實現(xiàn)邏輯，并聯(lián)為網(wǎng)絡實現(xiàn)邏輯，并聯(lián)為“與，串聯(lián)為與，串聯(lián)為“或或典型典型CMOSCMOS根本電路根本電路CMOSCMOS反相器反相器 典型典型CMOSCMOS根本電路根本電路與非門和或非門與非門和或非門典型典型CMOSCMOS根本電路根本電路與或非構造與或非構造AOIAOIC

3、MOSCMOS傳輸門傳輸門TGTG電路電路采用采用N N晶體管和晶體管和P P晶體管并接構成，兩管的柵極晶體管并接構成，兩管的柵極接互補控制電平。接互補控制電平。CMOSCMOS傳輸門傳輸門TGTG電路電路異或門異或門MUX2 MUX2 基于基于CMOSCMOS傳輸門傳輸門TGTG電路電路異或門異或門MUX2 MUX2 基于基于CMOSCMOS傳輸門傳輸門TGTG電路電路MUX2 MUX2 的運用方式的運用方式CMOSCMOS組合邏輯單元的設計優(yōu)化組合邏輯單元的設計優(yōu)化目的：目的：實現(xiàn)要求的邏輯功能；實現(xiàn)要求的邏輯功能；減少電路的時間延遲；減少電路的時間延遲；降低電路功耗；降低電路功耗；提高電

4、路集成度。提高電路集成度。最小晶體管最小晶體管一切設計尺度都采用幅員設計規(guī)那么所能允一切設計尺度都采用幅員設計規(guī)那么所能允許的最小尺度進展設計。許的最小尺度進展設計。參數(shù)表征根本單位：參數(shù)表征根本單位：設定對于設定對于NMOSNMOS的最小晶體管：溝道寬度的最小晶體管：溝道寬度W=1W=1，導通電阻導通電阻R=1R=1，柵極電容，柵極電容Cg=1Cg=1，邏輯面積，邏輯面積A=1A=1；單元電路的時間延遲單元電路的時間延遲電路的時間延遲主要是由于隨著形狀的改動，電路的時間延遲主要是由于隨著形狀的改動，電路經(jīng)過導通電阻為相關的電容充電和放電電路經(jīng)過導通電阻為相關的電容充電和放電導致的。導致的。假

5、設導通電阻為假設導通電阻為R R，銜接到輸出端上的總電，銜接到輸出端上的總電容為容為C C，那么延遲時間可以粗略表達為，那么延遲時間可以粗略表達為t=RCt=RC。單元電路的優(yōu)化單元電路的優(yōu)化根本單元電路主要指根本單元電路主要指INVINV，NANDNAND，NORNOR，AOIAOI等；等；設計優(yōu)化主要有面積優(yōu)化和性設計優(yōu)化主要有面積優(yōu)化和性能優(yōu)化兩種方案；能優(yōu)化兩種方案；面積優(yōu)化的設計面積優(yōu)化的設計面積優(yōu)化設計時，一切晶體管的面積均采用面積優(yōu)化設計時，一切晶體管的面積均采用最小晶體管方式。可以采用預先制備的規(guī)范晶最小晶體管方式。可以采用預先制備的規(guī)范晶體管陣列方式進展設計，只思索晶體管之間

6、的體管陣列方式進展設計，只思索晶體管之間的連線問題，設計過程相對簡單。連線問題，設計過程相對簡單。面積優(yōu)化的特點面積優(yōu)化的特點邏輯單元的邏輯面積就等于該單元所運用的晶邏輯單元的邏輯面積就等于該單元所運用的晶體管數(shù)量。體管數(shù)量。每個輸入端的輸入電容都等于每個輸入端的輸入電容都等于2 2；每個輸出端；每個輸出端的輸出電容等于該輸出端直接銜接的晶體管數(shù)的輸出電容等于該輸出端直接銜接的晶體管數(shù)量乘以量乘以3 3。面積優(yōu)化的特點面積優(yōu)化的特點邏輯單元的輸出電阻取決于導通支路上串聯(lián)晶邏輯單元的輸出電阻取決于導通支路上串聯(lián)晶體管的數(shù)量。體管的數(shù)量。對于對于N N管，導通電阻為管，導通電阻為1 1；對于對于P

7、 P管，導通電阻為管，導通電阻為2 2。根據(jù)邏輯的不同以及輸出電平的不同，輸出電根據(jù)邏輯的不同以及輸出電平的不同，輸出電阻會有較大差別。阻會有較大差別。面積優(yōu)化的特點面積優(yōu)化的特點 邏輯面積邏輯面積 上升時間上升時間 下降時間下降時間 INVINV： 2 16 8 2 16 8NANDNANDn n: 2n 6n+10 n: 2n 6n+10 n3n+53n+5NORNORn n: 2n 3n+5 2n: 2n 3n+5 2n3n+53n+5 AOIAOI2,22,2: 8 52 32: 8 52 32AOIAOI3,33,3: 12 94 42: 12 94 42假定扇出系數(shù)均為假定扇出系數(shù)

8、均為1 1進展計算進展計算面積優(yōu)化的問題面積優(yōu)化的問題邏輯單元的輸出電阻可以有很大的變化，邏輯單元的輸出電阻可以有很大的變化，導致輸出端上升時間和下降時間的不一導致輸出端上升時間和下降時間的不一致；致；不同的邏輯單元也具有不同的輸出電阻，不同的邏輯單元也具有不同的輸出電阻，這使電路的時間性能設計顯得非常復雜。這使電路的時間性能設計顯得非常復雜。性能優(yōu)化的設計性能優(yōu)化的設計性能優(yōu)化的要點是堅持一切邏輯單元的輸出性能優(yōu)化的要點是堅持一切邏輯單元的輸出電阻為最小都等于電阻為最小都等于1 1，上升時間和下降時，上升時間和下降時間可以堅持一致，在此情況下，延遲時間單純間可以堅持一致，在此情況下，延遲時間

9、單純?nèi)Q于邏輯單元的電容。取決于邏輯單元的電容。這一方案可以簡化電路性能的設計，同時提這一方案可以簡化電路性能的設計，同時提高電路的速度。高電路的速度。性能優(yōu)化的規(guī)那么性能優(yōu)化的規(guī)那么溝道長度設置為最小尺度，經(jīng)過調(diào)整溝道寬溝道長度設置為最小尺度，經(jīng)過調(diào)整溝道寬度使電阻一致。度使電阻一致。P P管的寬度大于管的寬度大于N N管管=2=2；當當n n個晶體管串聯(lián)時，寬度應該添加為個晶體管串聯(lián)時，寬度應該添加為n n倍；倍；溝道寬度添加時，相關電容和邏輯面積成比溝道寬度添加時，相關電容和邏輯面積成比例添加。例添加。一些典型邏輯器件的優(yōu)化設計一些典型邏輯器件的優(yōu)化設計一些典型邏輯器件的優(yōu)化設計一些典型

10、邏輯器件的優(yōu)化設計 延遲時間延遲時間 邏輯面積邏輯面積 INVINV： 12 3 12 3 NANDNANDn n: 10n+2 n2+2n: 10n+2 n2+2nNORNORn n: 11n+1 2n2+n : 11n+1 2n2+n AOIAOI2,22,2: 42 24 : 42 24 相當于相當于NAND4NAND4AOIAOI3,33,3: 62 48 : 62 48 相當于相當于NAND6NAND6面積優(yōu)化與邏輯優(yōu)化的對比面積優(yōu)化與邏輯優(yōu)化的對比 邏輯面邏輯面積積延遲延遲時間時間上升上升時間時間下降下降時間時間邏輯邏輯面積面積延遲延遲時間時間上升上升時間時間下 降下 降時間時間I

11、NVINV2/32/3121216168 8NAND2NAND2 4/84/8222222222222NOR2NOR2 4/104/10232311114444NAND3NAND3 6/156/15323242422828NOR3NOR3 6/216/21343414148282NAND4NAND4 8/248/24424268683434NOR4NOR4 8/368/3645451717136136NAND6NAND6 12/4812/4862621381384646NOR6NOR6 12/7812/78 67672323276276電路性能優(yōu)化對扇入的限制電路性能優(yōu)化對扇入的限制采用小規(guī)模

12、單元電路可以提高電路采用小規(guī)模單元電路可以提高電路速度，節(jié)約電路資源速度，節(jié)約電路資源電路根本單元的構造電路根本單元的構造根本單元構造根本單元構造 INV INV，NAND2-4NAND2-4，NOR2-4NOR2-4，AOIAOI2222；電路根本單元的構造電路根本單元的構造添加反相器實現(xiàn)的同相根本單元添加反相器實現(xiàn)的同相根本單元 AND2-3 AND2-3，OR2-3OR2-3；電路根本單元的構造電路根本單元的構造采用并行分級實現(xiàn)的單元采用并行分級實現(xiàn)的單元對傳輸構造的分析對傳輸構造的分析采用性能優(yōu)化時，邏輯面積采用性能優(yōu)化時，邏輯面積A=3A=3；從輸入到輸出的導通電阻為從輸入到輸出的導

13、通電阻為0.50.5；輸入輸入/ /輸出電容為輸出電容為1818；設其前后級均為設其前后級均為NAND2NAND2，插入該傳輸緩沖對電，插入該傳輸緩沖對電路延遲時間的添加為路延遲時間的添加為385 . 0225 . 118t反相三態(tài)門的實現(xiàn)方案反相三態(tài)門的實現(xiàn)方案 邏輯模塊扇出與驅動才干邏輯模塊扇出與驅動才干在邏輯功能單元內(nèi)部設計時，可以忽略在邏輯功能單元內(nèi)部設計時，可以忽略連線延遲電容；連線延遲電容；思索模塊之間的銜接時，連線延遲成為思索模塊之間的銜接時，連線延遲成為主要延遲要素；主要延遲要素；經(jīng)過減小輸出電阻，添加驅動才干，可經(jīng)過減小輸出電阻，添加驅動才干，可以有效減少連線延遲，提高電路速

14、度；以有效減少連線延遲，提高電路速度；邏輯模塊扇出與驅動才干邏輯模塊扇出與驅動才干假設某邏輯單元的輸出銜接線等效電容為假設某邏輯單元的輸出銜接線等效電容為200200電路的時序設計電路的時序設計思索到電路效率，組合邏輯塊的輸入數(shù)量遭到思索到電路效率，組合邏輯塊的輸入數(shù)量遭到限制，必需進展分級運算；限制，必需進展分級運算；對于一個組合單元，通常要求一次輸入導致的對于一個組合單元，通常要求一次輸入導致的輸出變化穩(wěn)定之后才干進展下一次輸出；輸出變化穩(wěn)定之后才干進展下一次輸出；協(xié)調(diào)各單元輸出變化的時間成為電路設計中最協(xié)調(diào)各單元輸出變化的時間成為電路設計中最復雜的問題。復雜的問題。電路的時序設計電路的時

15、序設計采用流水線設計方式，將組合分割為小的模塊，采用流水線設計方式，將組合分割為小的模塊，各模塊之間的數(shù)據(jù)交換經(jīng)過存放器進展，可以各模塊之間的數(shù)據(jù)交換經(jīng)過存放器進展，可以提高電路效率。提高電路效率。電路的時序設計電路的時序設計為了提高電路的性能，時序設計最重要的是處為了提高電路的性能，時序設計最重要的是處置好各組合模塊的分級問題，使一切模塊的處置好各組合模塊的分級問題，使一切模塊的處置時間趨于一致；置時間趨于一致；同時在設計中需求處置好與存放器有關的時間同時在設計中需求處置好與存放器有關的時間關系。關系。存放器觸發(fā)器的根本構造和特點存放器觸發(fā)器的根本構造和特點依托反響環(huán)構成的正反響堅持數(shù)據(jù)；依

16、托反響環(huán)構成的正反響堅持數(shù)據(jù)；正反響的建立需求時間：建立時間；正反響的建立需求時間：建立時間；當輸入到反響環(huán)中的信號脈沖小于建立時間時，當輸入到反響環(huán)中的信號脈沖小于建立時間時，反響環(huán)會進入亞穩(wěn)態(tài)或振蕩形狀。反響環(huán)會進入亞穩(wěn)態(tài)或振蕩形狀。鎖存器構造與特點鎖存器構造與特點S-RS-R鎖存器鎖存器latchlatch形狀的轉換需求時間！形狀的轉換需求時間！ 鎖存器構造與特點鎖存器構造與特點S-RS-R鎖存器鎖存器latchlatch形狀的轉換需求時間！形狀的轉換需求時間！ 鎖存器構造與特點鎖存器構造與特點S-RS-R鎖存器鎖存器latchlatch當輸入信號的繼續(xù)時間過短時，存放器無法建當輸入信號

17、的繼續(xù)時間過短時，存放器無法建立穩(wěn)定形狀，將會進入振蕩形狀亞穩(wěn)態(tài)！立穩(wěn)定形狀，將會進入振蕩形狀亞穩(wěn)態(tài)！輸入信號必需脈沖寬度必需大于最小脈沖寬度。輸入信號必需脈沖寬度必需大于最小脈沖寬度。鎖存器構造與特點鎖存器構造與特點鐘控鐘控D D鎖存器鎖存器latchlatch經(jīng)過時鐘控制信號控制輸入端，當經(jīng)過時鐘控制信號控制輸入端，當C=0C=0時，時，信號不能輸入；信號不能輸入；C=1C=1時，輸入總是具有確時，輸入總是具有確定的電平，可以擺脫亞穩(wěn)態(tài)。定的電平，可以擺脫亞穩(wěn)態(tài)。鎖存器構造與特點鎖存器構造與特點鐘控鐘控D D鎖存器鎖存器latchlatchC C從從1 1轉為轉為0 0能夠導致輸入信號被切

18、割，使能夠導致輸入信號被切割，使電路進入亞穩(wěn)態(tài)。電路進入亞穩(wěn)態(tài)。鎖存器構造與特點鎖存器構造與特點鐘控鐘控D D鎖存器的傳輸構造鎖存器的傳輸構造無論導通還是截斷期間，只需不在建立時間內(nèi)無論導通還是截斷期間，只需不在建立時間內(nèi)變化，任何尖峰脈沖都不會導致亞穩(wěn)態(tài)。變化，任何尖峰脈沖都不會導致亞穩(wěn)態(tài)。同樣存在建立時間問題！同樣存在建立時間問題！ 鎖存器構造與特點鎖存器構造與特點鎖存器的時鐘控制端容易受干擾，任何尖鎖存器的時鐘控制端容易受干擾，任何尖峰脈沖都能夠導致亞穩(wěn)態(tài)；峰脈沖都能夠導致亞穩(wěn)態(tài)；在電路設計中，通常希望防止鎖存器的出在電路設計中，通常希望防止鎖存器的出現(xiàn)。不允許進展將組合電路的輸出作為時

19、現(xiàn)。不允許進展將組合電路的輸出作為時鐘控制的設計。鐘控制的設計。觸發(fā)器構造與特點觸發(fā)器構造與特點D D觸發(fā)器觸發(fā)器flip-flopflip-flop2 2個個D D鎖存器串接構成主從構造，形狀互補；鎖存器串接構成主從構造，形狀互補；形狀只在時鐘邊沿變化，只傳送觸發(fā)邊沿之前的形狀只在時鐘邊沿變化，只傳送觸發(fā)邊沿之前的輸入；輸入；只需思索主鎖存器的建立時間問題；只需思索主鎖存器的建立時間問題；關于建立時間和堅持時間關于建立時間和堅持時間建立時間：建立時間： 在時鐘觸發(fā)沿之前信號不能變動的時間；在時鐘觸發(fā)沿之前信號不能變動的時間；堅持時間：堅持時間： 在時鐘觸發(fā)沿之后信號不能變動的時間；在時鐘觸發(fā)

20、沿之后信號不能變動的時間；關于建立時間和堅持時間關于建立時間和堅持時間對于對于D D觸發(fā)器端口的時鐘沿，只需求思索建觸發(fā)器端口的時鐘沿，只需求思索建立時間問題；立時間問題；由于外部時鐘信號需求經(jīng)過長連線延遲才干由于外部時鐘信號需求經(jīng)過長連線延遲才干到達觸發(fā)器端口，就會將內(nèi)部建立時間分割到達觸發(fā)器端口，就會將內(nèi)部建立時間分割為建立時間和堅持時間兩段。為建立時間和堅持時間兩段。關于建立時間和堅持時間關于建立時間和堅持時間建立時間建立時間+ +堅持時間堅持時間= =內(nèi)部建立時間；內(nèi)部建立時間；留意：建立時間能夠為負值。留意：建立時間能夠為負值。時序電路的常用時間關系時序電路的常用時間關系tclk 時鐘周期；電路可以具有的最短時鐘周期；時鐘周期；電路可以具有的最短時鐘周期；tskew時鐘