卷積碼編碼器的設(shè)計1匯總

1、湖南文理學(xué)院課程設(shè)計報告課程名稱:通信系統(tǒng)課程設(shè)計專業(yè)班級:通信工程11102班09朱濤侯清蓮學(xué)生姓名: 指導(dǎo)教師:完成時間:2014-11-18報告成績:評閱意見：摘要評閱教師日期目錄、設(shè)計要求 二、設(shè)計作用與目的 三、所用設(shè)備及軟件四、卷積碼編碼的概念4.1卷積碼的編碼描述方法4.34.44.2卷積編碼卷積碼的樹狀圖卷積碼的網(wǎng)格圖五、EDA設(shè)計方法及工具軟件QUARTUB六、改變卷積編碼器的參數(shù)仿真以及結(jié)論6.1不同回溯長度對卷積編碼器性能的影響6.2不同碼率對卷積編碼器誤碼性能的影響6.3不同約束長度對卷積編碼器的誤碼性能影響七、卷積碼編碼器的VHDL設(shè)計與仿真7.1 VHDL設(shè)計的優(yōu)點

2、與設(shè)計方法7.2卷積碼編碼器的VHDL實現(xiàn)101011八、心得體會九、參考文獻(xiàn)卷積編碼器的設(shè)計12、設(shè)計要求(1)畫出卷積碼的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)使用EDA技術(shù)及VHDL語言對卷積編碼器進(jìn)行設(shè)計與仿真并對結(jié)果分析。、設(shè)計作用與目的(1)鞏固加深對通信基本知識分析以及卷積碼的掌握，提高綜合運用通信知識的能力。掌握采用仿真軟件對系統(tǒng)進(jìn)行仿真分析。(3)(4)培養(yǎng)學(xué)生查閱參考文獻(xiàn)，獨立思考，設(shè)計，鉆研電子技術(shù)相關(guān)問題的能力。掌握相關(guān)電子線路工程技術(shù)規(guī)范以及常規(guī)電子元器件的性能技術(shù)指標(biāo)。(5)培養(yǎng)嚴(yán)肅認(rèn)真的工作作風(fēng)與科學(xué)態(tài)度，建立嚴(yán)謹(jǐn)?shù)墓こ碳夹g(shù)觀念。 了解電氣圖國家標(biāo)準(zhǔn)，并

3、利用電子 CAD等正確繪制電路圖。(7)培養(yǎng)工程實踐能力，創(chuàng)新能力與綜合設(shè)計能力。三、所用設(shè)備及軟件(1) QUARTUSPC機四、卷積碼編碼的概念4.1卷積碼的編碼描述方法編碼描述方法有5種：沖激響應(yīng)描述法、生成矩陣描述法、多項式乘積描述法、狀態(tài)圖描述法和網(wǎng)格圖描述法。卷積碼的糾錯能力隨著N的增加而增大，而差錯率隨著 N的增加而指數(shù)下降。在編碼器復(fù)雜性相同的情況下，卷積碼的性能優(yōu)于分組碼。分組碼有嚴(yán)格 的代數(shù)結(jié)構(gòu)，但卷積碼至今尚未找到如此嚴(yán)密的數(shù)學(xué)手段。分組碼的譯碼算法可以由其代 數(shù)特性得到。卷積碼雖然可以采用適用于分組碼的門限譯碼(即大數(shù)邏輯譯碼)，但性能 不如維特比譯碼和序列譯碼2。以二

4、兀碼為例，輸入信息序列為 u= ( U0，U1，)，其多項式表示為u(x) = U0+U1X +。編碼器的連接可用多項式表示為 g1,1)(x) = 1+X+X2和g(1,2)(x) = 1+x2，稱為碼的子生 成多項式。它們的系數(shù)矢量g(1,1)=(111)和g(1,2)=(101)稱作碼的子生成元。以子生成多項式 為陣元構(gòu)成的多項式矩陣 G(x) = g(1,1)(x), g(1,2)(x)，稱為碼的生成多項式矩陣。由生成 元構(gòu)成的半無限矩陣。4.2卷積編碼卷積碼的編碼器一般都比較簡單。圖4.1卷積碼編碼器圖4.1是一般情況下的卷積碼編碼器框圖。 它包括NK級的輸入移位器，一組n個模2 和

5、加法器和n級的輸出移位寄存器。對應(yīng)于每段 k比特的輸入序列，輸出n個比特。由圖可知，n個輸出比特不但與當(dāng)前的k個輸入比特有關(guān)，而且與以前的（N-1） k個輸入信息比特有關(guān)。整個編碼過程可以看成是輸入信息序列與由移位寄存器和模2加法器的連接方式所決定的另一個序列的卷積，卷積碼由此得名。本文采用的是沖擊響應(yīng)描述法編碼思想。圖 4.2( 2,1，3）卷積編碼器如圖4.2是卷積碼（2,1,3）卷積編碼器的一個框圖。左邊是信息的輸入。下面分別是 系統(tǒng)位輸出和校驗位輸出。其中間是 3個移位寄存器和一個模2加法器。簡單的說就是信息位經(jīng)過移位寄存器和一個模2加法器產(chǎn)生一個系統(tǒng)位和校驗位加在一起輸出?？梢钥闯?

6、 每輸入一個比特，移位寄存器中就向右移動一個位子。原來的第三個寄存器就被移出?？梢娋矸e編碼不只與現(xiàn)在的輸入比特有關(guān)還與前面的3-1個比特有關(guān)。所以約束長度是 3。在這里，其中K=1，n=2所以碼率R=K/ n=1/2。4.3卷積碼的樹狀圖對于圖4.2所示的（2, 1,3）卷積碼編碼電路，其樹狀圖如下圖4.3所示，這里，分別用a, b，c和d表示寄存器的4種狀態(tài)：00,01,10和11,作為樹狀圖中每條支路的節(jié)點。以全零狀態(tài)a為起點，當(dāng)輸入位信息位為 0時，輸出碼元c1c2=00,寄存器保持狀態(tài)a不變，對應(yīng)圖中從起點出發(fā)的上支路；當(dāng)輸入位為1時，輸出碼元c1c2=11，寄存器則轉(zhuǎn)移到狀態(tài)b,對應(yīng)

7、圖中的下支路；然后再分別以這兩條支路的終結(jié)點a和b作為處理下一位可以得到整個樹狀圖。如下圖4.3輸入信息的起點，從而得到4條支路，以此類推，狀態(tài)0000A 00B 01C 10D 11A 00B 01C 10D 114.4卷積碼的網(wǎng)格圖11101101圖4.3（2, 1, 3）樹狀圖狀態(tài)圖可以完整的描述編碼器的工作過程，但是其只能顯示狀態(tài)轉(zhuǎn)移的過程而不能顯 示狀態(tài)轉(zhuǎn)移發(fā)生的時刻，由此引出用來表示卷積碼的另一種常用方法一一網(wǎng)格圖。網(wǎng)格圖就是時 間與對應(yīng)狀態(tài)的轉(zhuǎn)移圖，在網(wǎng)格圖中每一個點表示該時刻的狀態(tài)，狀態(tài)之間的連線表示狀態(tài)轉(zhuǎn)移。通過觀察網(wǎng)格圖可以發(fā)現(xiàn)在網(wǎng)格圖中輸入信息x （n）并沒有標(biāo)出，但如觀

8、察到轉(zhuǎn)移后的狀態(tài)表示（x （n），x （n-1）就可以發(fā)現(xiàn)輸入信息已經(jīng)隱含在轉(zhuǎn)移后的 狀態(tài)中。如下圖4.4是（2,1,3）卷積編碼的網(wǎng)格圖。狀態(tài)a=00b=01c=10d=11圖4.4 （2, 1, 3）卷積編碼的網(wǎng)格圖五、EDA設(shè)計方法及工具軟件 QUARTUS (1)前端設(shè)計（系統(tǒng)建模RTL級描述）后端設(shè)計（FPGAASIC）系統(tǒng)建模。 IP復(fù)用。(3)前端設(shè)計。(4)系統(tǒng)描述:建立系統(tǒng)的數(shù)學(xué)模型。(5)功能描述:描述系統(tǒng)的行為或各子模塊之間的數(shù)據(jù)流圖。（6）示設(shè)計結(jié)果。邏輯設(shè)計:將系統(tǒng)功能結(jié)構(gòu)化，通常以文本、原理圖、邏輯圖、布爾表達(dá)式來表（7）仿真：包括功能仿真和時序仿真，主要驗證系統(tǒng)功

9、能的正確性及時序特性。八、改變卷積編碼器的參數(shù)仿真以及結(jié)論6. 1不同回溯長度對卷積編碼器性能的影響F面將以（2, 1, 3）卷積碼來建立模塊仿真。將編碼模塊中的Traceback depth分別設(shè)置為20,35,45并在一個圖中畫出這三種方式下的誤碼性能曲線得到下圖。從上到下的三 條曲線分別是Traceback depth為20,35,45?？梢钥闯觯夯厮蓍L度是在 Viterbi譯碼過程中一個很重要的參數(shù)，他決定了譯碼延遲，隨著他的不斷變化，誤碼性能也隨誤比特率曲線 可以清楚地看到，當(dāng)回溯長度一定時，隨著信道噪聲的逐漸減小，系統(tǒng)的誤比特率逐漸降低；當(dāng)回溯長度逐漸增加，系統(tǒng)的誤比特率隨之逐漸降

10、低，但是當(dāng)回溯程度a增加到a> 5N時（N為編碼的約束長度），誤比特率數(shù)值趨于穩(wěn)定，因此，在確定回溯長度時既要考 慮到隨著a的增加誤比特率隨之降低的趨勢，也要考慮到譯碼延遲會變大，在選取回溯長 度時，通常取a=5N。TOTO2X1TOTOClSiHjrr、 TFwc-ub j'ch iJbqI Ki匚20圖6.1不同回溯長度對誤碼性能的影響分析不同回溯長度對卷積碼無碼性能的影響時用到的程序如下:x=-10: 5；y=x ；for i=1: length(x)SNR=x（i）；sim ( yima');y(i)= mean( BitErrorRate);Endsemilog

11、y(x, y);Hold on;for i=1: length(x)SNR=x(i);sim( yima2');y(i)= mean( BitErrorRate);Endsemilogy(x, y);6. 2不同碼率對卷積編碼器誤碼性能的影響F面圖是通過改變卷積碼的碼率為 1/2和1/3而得到的二條對比曲線。上面的一條曲線是碼率為1/2,下面的是碼率為1/3。卷積碼的碼率R=k/n,他是卷積碼的一個重要參數(shù), 當(dāng)改變卷積碼的碼率時，系統(tǒng)的誤碼性能也將隨之發(fā)生變化。從圖中的誤比特率曲線可以 看出，當(dāng)碼率一定時，隨著信道噪聲的逐漸減小，系統(tǒng)的誤比特率也呈現(xiàn)出增大的趨勢, 也就是說碼率越低，

12、系統(tǒng)的誤比特率就越小，誤碼性能就越好。圖6.2卷積碼不同碼率對誤碼性能的影響8產(chǎn)啟適分析不同碼率對卷積碼誤碼性能的影響時用到的程序如下:X=0: 5；y=x ；for i=1: length(x)SNR=x（i）；sim (yimal');y( i)=mean (BitErrorRate)；endsemilogy（x，y）；hold on；for i=1 ； length(x)SNR=x（ i）；Sim ( yima2')；y( i)=mean (BitErrorRate)；endsemilogy（x，y）；6. 3不同約束長度對卷積編碼器的誤碼性能影響如下圖，對于碼率一定的卷

13、積碼，當(dāng)約束長度N發(fā)生變化時，系統(tǒng)的誤碼性能也會隨之發(fā)生變化，我們以碼率 R=1/2的（2, 1,3）和（2,1,7）卷積碼為例展開分析。上面的曲線是（2,1,3）卷積碼的誤碼性能曲線。下面的曲線是（2, 1, 7）卷積碼的誤碼性能曲線。從圖中的誤比特率曲線可以清楚的看到，隨著約束長度可以降低系統(tǒng)的誤比特率，但是隨著約束長度的增加，譯碼設(shè)備的復(fù)雜性也會隨之增加，所以對于碼率為1/2的卷積碼，我們在選取約束長度時一般為3- 9。ni-n-inlof-lU, O 5I 22.633 SJl.G圖6.3不同約束長度對卷積碼誤碼性能的影響分析不同約束長度對卷積碼誤碼性能影響用到的程序如下:x=0: 5

14、；y=x ；for i=1: length(x)SNR=x（i）；Sim ( yima');y( i)=mean( BitErrorRate)；endsemilogy（x，y）；hold on；for i=1: length(x)SNR=x（ i）；sim ( yima1 ')；y( i)=mean( BitErrorRate)；endsemilogy（x，y）；通過上面從（ 1）回溯長度；（ 2）碼率；（ 3）約束長度這三個卷積碼編碼器的重要參數(shù)的變化后對譯碼性能的分析，我們得到在卷積碼的編碼，譯碼過程中很多條件是不可能同時滿足的。所以我們要根據(jù)具體情況來選擇合適的參數(shù)。七、

15、卷積碼編碼器的 VHDL 設(shè)計與仿真7. 1 VHDL 設(shè)計的優(yōu)點與設(shè)計方法VHDL 語言采用自上至下和基于庫的設(shè)計方法，其突出的優(yōu)點是具有多層次描述系統(tǒng)硬件 功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路。本設(shè)計所用VHDL設(shè)計平臺是Altera的QuartusH EDA軟件。QuartusH界面友好，使用便捷；它支持VHDL語言文本文件，原理圖，以及波形與 EDIF等格式的文件作為設(shè)計輸入，并支持這些文件的任意混合設(shè)計：具有門級仿真器，可以進(jìn)行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。7. 2 卷積碼編碼器的 VHDL實現(xiàn)7.2. 1 卷積編碼器頂層建模的VHDL苗述library iee

16、e;use ieee. std_logic_1164. all;entity encoder is port (clk: in std_logic;clr:in std_logic;data_in: in std_logic;c0, c1, c2: out std_logic);end;architecture behave of encoder is component dff2 port(d,clk, clr: in std_logic;q: out std_logic);end componen;t component xor2port (a, b: in std_logic;y: ou

17、t stdJogic);end component component xor3 port ( a, b, c: in std_logic;y: out stdJogic);end component signal din, r1, r2, y1, y2: std_logic;beg in dinv =data_i n;u0: dff2 port map ( din, clk, clr, r1);u1:dff2 port map ( r1, clk, clr, r2);u2:xor2 port map (din, r1,y1);u3:xor3 port map (din,r1,r2, y2);

18、c0<=d in;c1<=y1;c2<=y2;end;用Quartusn編譯后生成的編碼器圖形符號如圖所示。ENCODERCLKC0 CLRC±DATR_IMC2J.圖7.2編碼器圖形符號7. 2. 2卷積編碼器VHDL仿真波形卷積編碼器VHDL仿真波形如圖7.3所示。仿真前設(shè)輸入信息序列datain= “ 11011”，速率為32kb/s。仿真結(jié)果表明，卷積編碼輸出為“ 111 100 010 110 100，速率為96kb/s,與理論分析結(jié)果一致。八、心得體會我們利用Lattice公司的CPLD器件及EDA軟件工具，設(shè)計的（2, 1, m）卷積碼編碼器滿足衛(wèi)星信道的設(shè)計要求，并具有體積小、功耗低等優(yōu)點。在設(shè)計過程中采用VHDL硬件描述語言進(jìn)行輸入，可以在設(shè)