基于FPGA多路數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)1

1、基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)1、 設(shè)計(jì)題目基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)2、 設(shè)計(jì)要求介紹了一種基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，描述了系統(tǒng)的主要組成及FPGA的實(shí)現(xiàn)方法，并用VHDL語言設(shè)計(jì)的狀態(tài)機(jī)在Quanus發(fā)軟件中進(jìn)行真。該系統(tǒng)在通用數(shù)據(jù)采集系統(tǒng)的基礎(chǔ)上，增加數(shù)據(jù)編碼模塊，將多路數(shù)據(jù)組合為一路進(jìn)行存儲(chǔ)；采用批處理數(shù)據(jù)方式，減少數(shù)據(jù)編碼次數(shù)，加快數(shù)據(jù)處理速度。3、 設(shè)計(jì)作用及目的針對(duì)基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的要求，先對(duì)EDA技術(shù)和VHDL語言進(jìn)行學(xué)習(xí)，然后研究數(shù)據(jù)采集中的關(guān)鍵問題，并且實(shí)現(xiàn)用FPGA控制數(shù)據(jù)采集系統(tǒng)地設(shè)計(jì)。4、 設(shè)計(jì)所用設(shè)備及軟件嵌入式處理器、

2、FPGA軟件、有Quanus仿真軟件的計(jì)算機(jī)五、系統(tǒng)設(shè)計(jì)5.1系統(tǒng)總體設(shè)計(jì)及原理系統(tǒng)的總體結(jié)構(gòu)如圖5-1所示。在符合奈奎斯特采樣定理的條件下，外界的模擬信號(hào)頻率要小于采樣模塊采樣頻率的1/2。如果還有高頻分量的話，可以讓外界的模擬信號(hào)經(jīng)過一個(gè)低通濾波器濾除高頻分量后輸入到A/D轉(zhuǎn)換芯片TLC5510中1。經(jīng)過A/D轉(zhuǎn)換器后不僅時(shí)間離散化了，而且幅度也離散化，即x(n)。由FPGA中的采樣控制器控制TLC5510的采樣，將采集到的信號(hào)鎖存在FPGA的內(nèi)部存儲(chǔ)器RAM中，然后控制RAM中的數(shù)據(jù)輸出到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器每隔一個(gè)時(shí)鐘取出一次y(n)，隨之在D/A轉(zhuǎn)換器的保持電路中將數(shù)字信號(hào)轉(zhuǎn)換

3、為模擬信號(hào)，這些信號(hào)在時(shí)間點(diǎn)上的幅度應(yīng)等于序列y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。若最后輸出的信號(hào)具有不符合條件的高頻分量，則還要通過一個(gè)模擬濾波器，濾除不需要的高頻分量，平滑成所需的模擬輸出信號(hào)y(t)，以完成信號(hào)的采集。根據(jù)FPGA在系統(tǒng)中的功能，可將其模塊分為A/D采樣控制模塊、數(shù)據(jù)存儲(chǔ)模塊和D/A控制模塊1。A/D轉(zhuǎn)換器數(shù)字信號(hào)x(n)模擬信號(hào)輸入x(t)控制信號(hào)FPGA內(nèi)部FIFO控制信號(hào)模擬信號(hào)輸出y(t)D/A轉(zhuǎn)換器數(shù)字信號(hào)y(n)信號(hào)恢復(fù) y(t)圖5-1 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖5.2 A/D轉(zhuǎn)換模塊 在系統(tǒng)的A/D轉(zhuǎn)換中使用的芯片是TLC5510TLC5510芯片圖如圖5-2所示

4、：圖5-2 TLC5510芯片引腳圖TLC5510 高速模數(shù)轉(zhuǎn)換芯片，用于視頻處理，高速數(shù)據(jù)轉(zhuǎn)換等領(lǐng)域，采用CMOS工藝制造，精度為8位，轉(zhuǎn)換速率20Msps，每秒采樣20M次，采用半閃速結(jié)構(gòu)，內(nèi)建采樣保持電路。TLC5510為24引腳、PSOP表貼封裝形式（NS）。其引腳排列如圖5-2。AGND：模擬地信號(hào)；ANALOG IN：模擬信號(hào)輸入端；CLK：時(shí)鐘輸入端，作為數(shù)據(jù)采集的主控時(shí)鐘；DGND：數(shù)字信號(hào)地；D1D8:數(shù)據(jù)輸出端口。D1為數(shù)據(jù)最低位，D8位最高位；OE：輸出使能端。當(dāng)OE位低時(shí)，D1D8數(shù)據(jù)有效；因?yàn)橄到y(tǒng)中D1D8端口的數(shù)據(jù)在整個(gè)仿真過程中都有效，所有OE始終設(shè)置為低電平；

5、VDDA：模擬電路工作電源；VDDD：數(shù)字電路工作電源；此系統(tǒng)中使用FPGA來控制A/D采樣，包括將采得的數(shù)據(jù)存入FIFO（FPGA內(nèi)部FIFO存儲(chǔ)速率可達(dá)10ns），整個(gè)采樣周期需要4至5個(gè)狀態(tài)即可完成。若FPGA的時(shí)鐘頻率為100MHz，則從一個(gè)狀態(tài)向另一狀態(tài)轉(zhuǎn)換的時(shí)間為一個(gè)時(shí)鐘周期，不到單片機(jī)的采樣周期的千分之一。2TLC5510FPGA模擬信號(hào)數(shù)據(jù)控制信號(hào)數(shù)字信號(hào)圖5-3 FPGA控制TLC5510圖示如圖5-3所示，F(xiàn)PGA控制TLC5510實(shí)現(xiàn)了將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的過程。其中，TLC5510轉(zhuǎn)換好的數(shù)據(jù)將存到FPGA的內(nèi)部存儲(chǔ)器中等待處理。TLC5510是以流水線的工作方法進(jìn)

6、行工作。它在每一個(gè)周期都啟動(dòng)一次采樣，完成一次采樣；每次啟動(dòng)采樣是在CLK的下降沿進(jìn)行，不過采樣轉(zhuǎn)換結(jié)果的輸出在2.5個(gè)CLK周期后，將送到內(nèi)部數(shù)據(jù)總線上。將輸出延時(shí)Tdd計(jì)入，從采樣到輸出需經(jīng)過2.5*Tclk+Tdd。對(duì)于需要設(shè)計(jì)的從采樣控制器，可以認(rèn)為，每加一個(gè)采樣CLK周期，A/D就會(huì)輸出一個(gè)采樣數(shù)據(jù)。在圖5-4所示的工作時(shí)序的控制下，當(dāng)?shù)谝粋€(gè)時(shí)鐘周期的下降沿到來時(shí)，模擬輸入電壓將被采樣到高比較器塊和低比較器塊，高比較器塊在第二個(gè)時(shí)鐘周期的上升沿最后確定高位數(shù)據(jù)，同時(shí)，低基準(zhǔn)電壓產(chǎn)生與高位數(shù)據(jù)相應(yīng)的電壓。低比較塊在第三個(gè)時(shí)鐘周期的上升沿的最后確定低位數(shù)據(jù)。高位數(shù)據(jù)和低位數(shù)據(jù)在第四個(gè)時(shí)鐘

7、周期的上升沿進(jìn)行組合，這樣，第次采集的數(shù)據(jù)經(jīng)過2.5個(gè)時(shí)鐘周期的延遲之后，便可送到內(nèi)部數(shù)據(jù)總線上。此時(shí)輸出使能OE有效，數(shù)據(jù)被送至8位數(shù)據(jù)總線上。 3圖5-4 TLC5510時(shí)序?qū)/D器件進(jìn)行采樣控制，傳統(tǒng)的方法是用CPU或單片機(jī)完成的。編程簡(jiǎn)單，控制靈活，但缺點(diǎn)是控制周期長(zhǎng)，速度慢。特別是當(dāng)A/D器件本身的采樣速度比較快時(shí)，CPU的慢速極大的限制了A/D的速度。A/D轉(zhuǎn)換芯片TLC5510的采樣速率達(dá)40MHz，采樣周期是0.025s，單片機(jī)在控制A/D進(jìn)行一個(gè)采樣周期中必須完成的操作有初始化TLC5510，啟動(dòng)采樣，等待約0.025s，發(fā)出讀數(shù)命令，分兩次將12位轉(zhuǎn)換好的數(shù)從TLC551

8、0讀進(jìn)單片機(jī)，再分兩次將此數(shù)存入外部RAM中，外部RAM地址加1，此后再進(jìn)行第二次采樣周期的控制。顯然，用單片機(jī)控制TLC5510采樣遠(yuǎn)遠(yuǎn)不能發(fā)揮其高速采樣的特性。對(duì)于更高速的A/D器件，單片機(jī)完全無從控制4。5.3 數(shù)據(jù)存儲(chǔ)模塊 數(shù)據(jù)鎖存模塊是由ezNiosDK FPGA板的芯片F(xiàn)IFO構(gòu)成，其存儲(chǔ)速率可達(dá)到10ns。在FPGA中A/D采樣控制器控制TLC5510將數(shù)據(jù)采集到后，F(xiàn)PGA便將鎖存信號(hào)調(diào)節(jié)為有效的高電平，然后將信號(hào)鎖存入存儲(chǔ)器中。選擇一：外部隨機(jī)存儲(chǔ)器RAM。選擇二：內(nèi)部隨機(jī)存儲(chǔ)器RAM。選擇三：內(nèi)部FIFO，相比之下，F(xiàn)IFO更適合于用作A/D采樣數(shù)據(jù)高速寫入的存儲(chǔ)器，因?yàn)镕

9、IFO的寫入時(shí)間只有一個(gè)時(shí)鐘周期，因此決定使用LPM_FIFO作為采樣存儲(chǔ)器。5.4 D/A轉(zhuǎn)換模塊 DAC0832是8位分辨率D/A轉(zhuǎn)換集成芯片，與處理器完全兼容，其價(jià)格低廉，接口簡(jiǎn)單，轉(zhuǎn)換控制容易等優(yōu)點(diǎn)得到了廣泛的應(yīng)用，其引腳圖如圖5-5所示。圖5-5 DAC0832芯片引腳圖對(duì)于從零電平開始的正極性模擬輸入電壓，REFB應(yīng)當(dāng)連接到模擬地AGND。VREFT的范圍為2V5V。在本設(shè)計(jì)中，CCD輸出的模擬視頻信號(hào)經(jīng)過反相、濾波、放大之后即為從零電平開始的正極性模擬電壓信號(hào)。因此，為了簡(jiǎn)化電路并同時(shí)滿足設(shè)計(jì)要求，選用了DAC0832的內(nèi)部基準(zhǔn)方式，同時(shí)，因?yàn)镃CD視頻信號(hào)是2V基準(zhǔn)，所以，根據(jù)

10、DAC0832的自身的特點(diǎn)，在設(shè)計(jì)過程中，將REFBS端與AGND，而將REFTS與VDDA端相連，同時(shí)將REFBS短接至REFB端，REFTS短接至REFT端來獲得2V基準(zhǔn)電壓。如圖5-6所示，數(shù)字信號(hào)從FPGA的存儲(chǔ)器中輸出后，送到D/A轉(zhuǎn)換模塊DAC0832中，它將數(shù)字信號(hào)轉(zhuǎn)換從成與初始信號(hào)相似的模擬信號(hào)1。FPGADAC0832控制信號(hào)數(shù)字信號(hào)模擬信號(hào)數(shù)字信號(hào)圖5-6 FPGA控制DAC0832圖示5.5 FPGA控制模塊 系統(tǒng)中采用FPGA控制A/D轉(zhuǎn)換模塊和D/A轉(zhuǎn)換模塊，相對(duì)于單片機(jī)的控制，顯然提高了速度，更有應(yīng)用價(jià)值。如圖5-7所示，為FPGA控制模塊內(nèi)部結(jié)構(gòu)圖?？刂艱/A芯片

11、信號(hào)A/D采樣控制器FIFOD/A采樣控制器數(shù)字信號(hào)數(shù)字信號(hào)控制A/D芯片信號(hào) 圖5-7 FPGA模塊內(nèi)部結(jié)構(gòu)FPGA模塊內(nèi)部有三大部分構(gòu)成，分別為A/D采樣控制器，F(xiàn)IFO，D/A采樣控制器。首先主控時(shí)鐘條件下，A/D采樣控制器驅(qū)動(dòng)A/D轉(zhuǎn)換模塊進(jìn)行數(shù)據(jù)的采樣和轉(zhuǎn)換，然后將轉(zhuǎn)換好的數(shù)據(jù)存入FPGA內(nèi)部的FIFO中，然后在主控時(shí)鐘特定的周期下，將FIFO中暫存的數(shù)據(jù)輸出給D/A轉(zhuǎn)換模塊，與此同時(shí)，D/A采樣控制器驅(qū)動(dòng)D/A轉(zhuǎn)換模塊將數(shù)據(jù)恢復(fù)為與原始信號(hào)相似的模擬信號(hào)。最后將信號(hào)發(fā)送到硬件設(shè)備中進(jìn)行測(cè)試。六.系統(tǒng)硬件設(shè)計(jì)6.1 數(shù)據(jù)采集器的芯片工作原理隨著數(shù)字技術(shù)，特別是的飛速發(fā)展與普及，在現(xiàn)代

12、控制。通信及檢測(cè)等領(lǐng)域，為了提高系統(tǒng)的性能指標(biāo)，對(duì)的處理廣泛采用了數(shù)字計(jì)算機(jī)技術(shù)。將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的電路，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的電路稱為數(shù)模轉(zhuǎn)換器；A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器已成為中不可缺的組成部分，為確保系統(tǒng)處理結(jié)果的精確度，A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器必須具有足夠的轉(zhuǎn)換精度；如果要實(shí)現(xiàn)快速變化信號(hào)的實(shí)時(shí)控制與檢測(cè)，A/D與D/A轉(zhuǎn)換器還要求具有較高的轉(zhuǎn)換速度。轉(zhuǎn)換精度與轉(zhuǎn)換速度是衡量A/D與D/A轉(zhuǎn)換器的重要技術(shù)指標(biāo)。隨著集成技術(shù)的發(fā)展，現(xiàn)已研制和生產(chǎn)出許多單片的和混合集成型的A/D和D/A轉(zhuǎn)換器，它們具有愈來愈先進(jìn)的技術(shù)指標(biāo)。模數(shù)轉(zhuǎn)換芯片是整個(gè)數(shù)據(jù)采集系統(tǒng)的核心，它的好壞直接決

13、定了整個(gè)采集系統(tǒng)的成功與否，本系統(tǒng)選用ADI公司的ADS8344作為其轉(zhuǎn)換芯片，并基于ADS8344進(jìn)行了模數(shù)轉(zhuǎn)換采集板的設(shè)計(jì)實(shí)現(xiàn)。6.1.1 ADS8344芯片的介紹 該ADS8344系列是一個(gè)具有同步串行接口的8通道、16位采樣，模擬至數(shù)字轉(zhuǎn)換器。它的典型功耗為10mW，最高工作頻率為100kHz，該參考電壓可變化為500mV和VCC之間，提供了相應(yīng)的輸入電壓范圍為0V至VREF3。CH0CH7：模擬輸入通道的輸入端，個(gè)單端模擬輸入通道可合用為雙端差分輸入，所有通道的輸入范圍從0V到VREF，未用的輸入通道應(yīng)接GDN以避免噪聲輸入。COM：模擬輸入的參考地，單端輸入通道的零地位點(diǎn)，直接接地

14、或接地電位參考點(diǎn)。SHDN：掉電控制位，當(dāng)為低時(shí)，芯片切換到低功耗掉電模式。VCC：電源輸入端，范圍為2.75V。DOUT：串行數(shù)據(jù)輸出端，在DCLK的下降沿時(shí)數(shù)據(jù)輸出，當(dāng)CS為高時(shí)，輸出為高阻態(tài)。DIN：串行數(shù)據(jù)輸入端，當(dāng)CS為低時(shí)，數(shù)據(jù)在DCLK的上升沿被鎖存。DCLK：外部時(shí)鐘輸入端，該外部時(shí)鐘決定了芯片的轉(zhuǎn)換率（fDCLK24fSAMPLE）。CS：片選端，為低電平時(shí)，選中該芯片。GND：參考地。VREF：參考電源輸入端。BUSY：模數(shù)轉(zhuǎn)換狀態(tài)輸出引腳。當(dāng)進(jìn)行模數(shù)轉(zhuǎn)換時(shí)，該引腳輸出低電平，當(dāng)BUSY端產(chǎn)生一下降沿時(shí)，表示模數(shù)轉(zhuǎn)換結(jié)束，數(shù)據(jù)輸出有效5。ADS8344的芯片引腳圖如圖6-1

15、所示：圖6-1 ADS8344芯片引腳6.1.2 ADS8344的內(nèi)部結(jié)構(gòu) ADS8344的控制寄存器是一個(gè)位只寫寄存器，數(shù)據(jù)從DIN引腳輸入，當(dāng)微機(jī)讀取完上次轉(zhuǎn)換結(jié)果時(shí)，下一個(gè)轉(zhuǎn)換通道的控制字節(jié)就寫到了DIN引腳，需要個(gè)DCLK時(shí)鐘才能將完整的控制信息寫到控制寄存器。ADS8344的內(nèi)部結(jié)構(gòu)主要包括輸入緩沖、時(shí)鐘以及時(shí)序管理單元、流水線A/D、內(nèi)部電壓基準(zhǔn)電路以及輸出電平控制電路6。ADS8344的內(nèi)部結(jié)構(gòu)圖如圖6-2所示：圖6-2 ADS8344的內(nèi)部結(jié)構(gòu)6.1.3 ADS8344的工作時(shí)序ADS8344是一款高性能、低功耗的ADC，采用275V單電源供電，最大采樣頻率為100 kHz，信

16、噪比達(dá)84dB，自帶采樣/保持電路，包含8個(gè)單端模擬輸入通道(CH0CH7)，也可合成為4個(gè)差分輸入。ADS8344串行接口時(shí)序如圖6-3所示：圖6-3 ADS8344的工作時(shí)序在內(nèi)部時(shí)鐘模式下， SAR 生成自己的內(nèi)部轉(zhuǎn)換時(shí)鐘。這免除不必生BUSY 轉(zhuǎn)換時(shí)鐘和允許轉(zhuǎn)換結(jié)果微處理器被閱讀處理器回在任何時(shí)鐘頻率從0MHz便利，為2.0MHz。 BUSY去在轉(zhuǎn)換開始低，然后返回高當(dāng)轉(zhuǎn)換完成7。在轉(zhuǎn)換，SCLK 仍將低為8s最高。如果BUSY是低時(shí) MSB 去低轉(zhuǎn)換后，未來屬于外部串行時(shí)鐘邊緣將寫出關(guān)于 DOUT 行 (D14-D0) 。其余 MSB. 會(huì)是在每個(gè)時(shí)鐘周期后，連續(xù)24小時(shí)CS 出位，

17、如果BUSY是高時(shí) DOUT 去低那么 CS生產(chǎn)線將在三態(tài)，直至BUSY不需要繼續(xù)低一次凸-錫永已經(jīng)開始。6.1.4 ADS8344的主要工作特點(diǎn)ADS8344控制寄存器是一個(gè)位只寫寄存器，數(shù)據(jù)從DIN引腳輸入，當(dāng)微機(jī)讀取完上次轉(zhuǎn)換結(jié)果時(shí)，下一個(gè)轉(zhuǎn)換通道控制字節(jié)就寫到了DIN引腳，需要個(gè)DCLK時(shí)鐘才能將完整控制信息寫到控制寄存器?？刂萍拇嫫鞲魑还δ苷f明如表6-1所示：表6-1MSB LSBS A2 A1 A0 預(yù)留 SGL/DIF PD1 PD0S：控制字節(jié)開始位，為高時(shí)才表示輸入字節(jié)有效。A2A0：模擬輸入通道選擇位。SGL/DIF：模擬通道輸入方式選擇位。當(dāng)為高時(shí)，為單端輸入；為低時(shí)，為

18、雙端差分輸入。PD1PD0：功率管理選擇位。6.1.5 A/D芯片周邊部分電路基準(zhǔn)電壓源在DAC電路中占有舉足輕重的地位，其設(shè)計(jì)的好壞直接影響著DAC輸出的精度和穩(wěn)定性。而溫度的變化、電源電壓的波動(dòng)和制造工藝的偏差都會(huì)影響基準(zhǔn)電壓的特性。ADS8344的8管腳的SOIC封裝，它外部較少的管腳不僅能夠很方便的實(shí)現(xiàn)與其它器件連接，并且它體積小，可以節(jié)省很多布線資源。TLV1572的最高采樣速率為1.25MSPS，其積分非線性誤差I(lǐng)NL1LSB，可以采用2.7V至5.5V的供電電源。在這里選擇的5V模擬電源供電。參考電壓的取值范圍這里為2.7V至5V8。電路圖如圖6-4所示：圖6-4 A/D芯片及周

19、邊電路基準(zhǔn)電壓源是模擬集成電路中極為重要的組成部分，它可以為串聯(lián)型穩(wěn)壓電路、A/D和D/A轉(zhuǎn)換器提供基準(zhǔn)電壓源，也是大多數(shù)傳感器的穩(wěn)壓供電電源或激勵(lì)源。6.2 FPGA芯片的基本工作原理與基本架構(gòu)FPGA是整個(gè)高速數(shù)據(jù)采集系統(tǒng)的核心，它一方面控制前端AD的采樣，另一方面對(duì)采集來的數(shù)據(jù)進(jìn)行緩沖以及進(jìn)一步的處理，充分發(fā)揮其靈活性。本章基于Altera公司的FPGA進(jìn)行采集控制模塊的設(shè)計(jì)，介紹了FPGA的工作原理及選型，再分別介紹了基于FPGA的采集控制模塊的原理圖設(shè)計(jì)以及相關(guān)軟件的設(shè)計(jì)。6.2.1 FPGA的工作原理可編程邏輯陣列器件是可以由用戶進(jìn)行編程以實(shí)現(xiàn)所需邏輯功能的數(shù)字集成電路，利用其內(nèi)部

20、的邏輯結(jié)構(gòu)實(shí)現(xiàn)任何布爾表達(dá)式、寄存器函數(shù)。和一般的ASIC電路相比，可編程邏輯陣列器件具有設(shè)計(jì)周期短，修改方便的優(yōu)點(diǎn)9。1985年，Xilinx公司推出了世界上第一款FPGA，此后，F(xiàn)PGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)，目前主流的FPGA是Xilinx公司的產(chǎn)品。FPGA是在PAL,GAL,EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。通過編程可以立刻把一個(gè)通用的FPGA芯片配置成用戶需要的硬件數(shù)字電路，因而大大加快了電子產(chǎn)品的研發(fā)周期，降低了研發(fā)成本，縮短了產(chǎn)品上市時(shí)間。FPGA具有高密度，運(yùn)行速度快(管腳間的延時(shí)小，僅幾個(gè)ns)的特點(diǎn)。用它來設(shè)計(jì)數(shù)字電路可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，縮小數(shù)據(jù)規(guī)

21、模，提高系統(tǒng)的穩(wěn)定性。根據(jù)編程方式FPGA器件基本可分為三種：基于反熔絲編程的FPGA、基于SRAM編程的FPGA、基于閃存編程的FPGA?；贏D9446采集芯片反熔絲編程的FPGA具有體積小、集成度高和高速度的特點(diǎn)，還具有加密、防拷貝、抗干擾以及不需外接只讀存儲(chǔ)器的特點(diǎn)，但只能一次編程，比較適合于定型產(chǎn)品。后兩種FPGA屬于可重復(fù)編程型FPGA，SRAM型FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，甚至能在系統(tǒng)運(yùn)行中改變配置數(shù)據(jù)實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。Flash Memory型FPGA具有非易失性和重復(fù)編程的雙重優(yōu)點(diǎn)，但不能動(dòng)態(tài)重構(gòu)，功耗也較SRAM型FPGA高。從邏輯塊的構(gòu)造分類，F(xiàn)PGA的結(jié)構(gòu)有三

22、種：查找表型、多路開關(guān)型和多級(jí)與或門型。Xilinx公司FPGA的邏輯塊構(gòu)造有查找表型和多路開關(guān)型，其中具有代表性的查找表結(jié)構(gòu)是Xilinx公司的XC系列FPGA，它的可編程邏輯單元是查找表，由查找表構(gòu)成函數(shù)發(fā)生器，再由查找表來實(shí)現(xiàn)邏輯函數(shù)。Altera公司的FPGA器件，其邏輯塊構(gòu)造為多級(jí)與或門型，它的可編程單元是可配置的多路開關(guān)。利用多路開關(guān)的特性，對(duì)它的輸入和選擇信號(hào)進(jìn)行配置，接到固定電平或輸入信號(hào)上，實(shí)現(xiàn)不同的邏輯功能。還有一種是采用多級(jí)與非門結(jié)構(gòu)的Altera公司的FPGA，在多級(jí)與非門結(jié)構(gòu)中，可編程邏輯單元是一個(gè)異或邏輯塊。查找表型的優(yōu)點(diǎn)是功能多，N輸入的查找表可以實(shí)現(xiàn)N個(gè)任意的組

23、合邏輯函數(shù)。多路開關(guān)型的優(yōu)點(diǎn)是可以把大量的多路開關(guān)和邏輯門連接起來，構(gòu)成大量函數(shù)的邏輯塊。多級(jí)與或門型的優(yōu)點(diǎn)是可以方便地將待反饋的輸出信號(hào)反饋到輸入端，以實(shí)現(xiàn)閉環(huán)控制邏輯和多個(gè)邏輯塊之間的級(jí)聯(lián)。隨著大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入“片上可編程系統(tǒng)”(SOPC)的新紀(jì)元：芯片朝著高密度、低壓、低功耗方向挺進(jìn):在SOC芯片上可以將微處理器、數(shù)字信號(hào)處理器、存儲(chǔ)器、邏輯電路、模擬電路集成在一個(gè)芯片上。而如果將可編程邏輯電路1P核集成到SOC芯片上則會(huì)大大提高SOC芯片的靈活性與有效性，并且縮短了SOC芯片的設(shè)計(jì)周期。因此國(guó)際各大公司都在積極擴(kuò)充其IP庫，以優(yōu)化的資源更好的滿足用戶的需求，

24、擴(kuò)大市場(chǎng)。由此可見，F(xiàn)PGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，這使得FPGA占有越來越多的市場(chǎng)，特別是對(duì)小批量、多品種的產(chǎn)品需求，使FPGA成為首選。FPGA普及的另一重要原因是IP(知識(shí)產(chǎn)權(quán))越來越被高度重視，帶有IP內(nèi)核的功能塊在ASIC設(shè)計(jì)平臺(tái)上的應(yīng)用日益廣泛。越來越多的設(shè)計(jì)人員，采用設(shè)計(jì)重用，將系統(tǒng)設(shè)計(jì)模塊化，為設(shè)計(jì)帶來了快捷和方便。并可以使每個(gè)設(shè)計(jì)人員充分利用軟件代碼，提高開發(fā)效率，減少上市時(shí)間，降低研發(fā)費(fèi)用，縮短研發(fā)周期，降低風(fēng)險(xiǎn)。 FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)

25、物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)10。6.2.2 FPGA芯片的基本架構(gòu)為了讓高產(chǎn)量應(yīng)用的開發(fā)人員首次在產(chǎn)品中加入安全的系統(tǒng)內(nèi)編程 (ISP)功能，Actel公司宣布實(shí)時(shí)推出ProASIC3激活套件及其25萬門A3P250現(xiàn)場(chǎng)可編程門數(shù)組的樣片。 Actel推出兩種版本的激活套件，能夠簡(jiǎn)化設(shè)計(jì)的實(shí)施并為A3P250器件提供低成本的全速編程能力。激活套件備有原型構(gòu)建和低成本評(píng)估兩個(gè)版本，能讓開發(fā)人員探索ProASIC3/E系列產(chǎn)品獨(dú)特的結(jié)構(gòu)特性，包括安全的系統(tǒng)內(nèi)編程和上電即用功能。由于基于LUT的FPGA具有很高的

26、集成度，其器件密度數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時(shí)序邏輯電路與組合邏輯電路，因此適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。其組成部分主要包括編程/輸入輸出單元、基本可編程邏輯單元、內(nèi)嵌SARM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等。FPGA是由存放在片內(nèi)的RAM來設(shè)置其工作狀態(tài)的，因此工作需要對(duì)片內(nèi)RAM進(jìn)行編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。FPGA有如下幾種配置模式：（1）并行模式：并行PROM、Flash配置FPGA。（2）主從模式：一片PRAM配置多片F(xiàn)PGA。（3）串行模式：串行PROM配置FPGA。（4）外設(shè)模式：將PROM作為微處理的外設(shè)

27、，由微處理器對(duì)其編程。目前，F(xiàn)PGA市場(chǎng)占有率最高的兩大公司Xilinx和Altera生產(chǎn)的FPGA都是基于SARM工藝的，需要在使用時(shí)外接一個(gè)片外存儲(chǔ)器以保存程序。上電時(shí)，F(xiàn)PGA將外部存儲(chǔ)器中的數(shù)據(jù)讀入片內(nèi)RAM，完成配置后，進(jìn)入工作狀態(tài)；掉電后FPGA恢復(fù)為白片，內(nèi)部邏輯消失。FPGA器件內(nèi)部的結(jié)構(gòu)與資源分布：（1）邏輯單元與邏輯陣列邏輯單元是在FPGA器件內(nèi)部，用于完成用戶邏輯的最小單元，它主要由以下部件組成：一個(gè)輸入的查找表、一個(gè)可編程的寄存器、一條進(jìn)位鏈和一條寄存器級(jí)連鏈。查找表的功能是用于完成用戶需要的邏輯功能，CYCLONE II系列器件中的查找表是4輸入1輸出的查找表?？删幊?/p>

28、的寄存器可以被配置為D觸發(fā)器、T觸發(fā)器、JK觸發(fā)器或者SR鎖存器。每個(gè)寄存器包含有4個(gè)輸入信號(hào)：數(shù)據(jù)輸入、時(shí)鐘輸入、時(shí)鐘使能輸入以及復(fù)位輸入。其中，內(nèi)部邏輯，外部引腳能夠驅(qū)動(dòng)寄存器的時(shí)鐘輸入、時(shí)鐘使能輸入和復(fù)位輸入、時(shí)鐘輸入和復(fù)位輸入也可以通過全局時(shí)鐘樹驅(qū)動(dòng)。（2）內(nèi)部連接通路在FPGA器件內(nèi)部存在各種連接通路，用于連接器件內(nèi)部的不同模塊，因?yàn)镕PGA期間內(nèi)不得資源是按照行列的方式分布的，所以連接通路也分為行連接和列連接兩種。（3）時(shí)鐘資源A3P250系列器件中時(shí)鐘資源主要包括全局時(shí)鐘樹和鎖相環(huán)PLL兩個(gè)部分。全局時(shí)鐘樹負(fù)責(zé)把時(shí)鐘分配到器件內(nèi)部的各個(gè)單元，控制器件內(nèi)部的所有單元。鎖相環(huán)PLL則

29、可以完成分頻、倍頻、移相等有關(guān)時(shí)鐘的基本操作。（4）內(nèi)部存儲(chǔ)器A3P250系列FPGA的內(nèi)部存儲(chǔ)器容量有了大幅提高，做多可以達(dá)115200bit。（5）輸入/輸出引腳A3P150器件的輸入/輸出引腳被分為幾組，每個(gè)輸入/輸出組都有單獨(dú)的供電電源，因而用戶可以為不同的輸入輸出組提供不同的電壓。6.2.3 FPGA芯片的I/O口這些I/O接口是除去FPGA的電源管腳、時(shí)鐘及鎖相環(huán)管腳、接地管腳及特殊應(yīng)用管腳等固定用途之外，用戶能夠直接使用I/O管腳接口，這些接口用來提供給系統(tǒng)復(fù)位，A/D芯片的時(shí)鐘、數(shù)據(jù)和控制信號(hào)。I/Onum：可用作輸入或輸出，或者雙向口，同時(shí)也可以作為L(zhǎng)VDS差分對(duì)的負(fù)端。Nu

30、m表示管腳序號(hào)。在原理圖的繪制之前應(yīng)該通盤考慮整個(gè)系統(tǒng)的布線情況，然后再按照芯片手冊(cè)提供的芯片的引腳逐個(gè)安排每個(gè)引腳的連接，否則將會(huì)出現(xiàn)在PCB布線過程中無法布通導(dǎo)線的情況。在I/O線資源富裕的情況下將多余的引腳通過擴(kuò)展的插針形式向外引出，這樣就便于后期的升級(jí)擴(kuò)展，以及系統(tǒng)的調(diào)試之用。FPGA的I/O口如圖6-5所示：圖6-5 FPGA的I/O口6.2.4 FPGA的時(shí)鐘源及鎖相環(huán)接口電路 FPGA的時(shí)鐘源和鎖相環(huán)接口如圖6-6所示：VCCA_PLL：鎖相環(huán)引腳模擬電壓輸入。用 以向鎖相環(huán)提供1.2V的模擬電壓。VCCD_PLL：鎖相環(huán)引腳數(shù)字電壓輸入。用以向鎖相環(huán)提供1.2V的數(shù)字電壓。GN

31、DA_PLL：鎖相環(huán)模擬地。GNDD_PLL：鎖相環(huán)數(shù)字地。CLKnum：鎖相環(huán)時(shí)鐘輸入。CLKnum：鎖相環(huán)時(shí)鐘輸入。PLLnum_OUTp（I/O）：鎖相環(huán)時(shí)鐘輸出11。PLLnum_OUTn（I/O）：鎖相環(huán)時(shí)鐘輸出。圖6-6 FPGA的時(shí)鐘源和鎖相環(huán)接口6.2.5 FPGA的配置電路FPGA是基于SRAM型結(jié)構(gòu)的，其本身并不能固化程序。DATA0：FPGA的串行數(shù)據(jù)輸入，連接至配置器件的串行數(shù)據(jù)輸出管腳。DCLK：FPGA的串行時(shí)鐘輸出，為配置器件提供串行時(shí)鐘。nCSO（I/O）：FPGA片選信號(hào)輸出，連接至配置器件的nCS管腳。ASDO（I/O）：FPGA串行數(shù)據(jù)輸出，連接至配置器件

32、的ASDI管腳。nCEO：下載鏈器件使能輸出，在一條下載鏈中，當(dāng)?shù)谝粋€(gè)器件配置完成后，此信號(hào)將使能下一個(gè)器件開始進(jìn)行配置，下載鏈的最后一個(gè)器件的nCEO應(yīng)懸空。nCE：下載鏈器件使能輸入，連接至上一個(gè)器件的nCEO，下載鏈的第一個(gè)器件的nCE接地。nCONFIG：用戶模式配置起始信號(hào)。nSTATUS：配置狀態(tài)信號(hào)。CONFIG_DONE：配置結(jié)束信號(hào)。七.系統(tǒng)軟件設(shè)計(jì)7.1 FPGA芯片的Verilog HDL程序設(shè)計(jì)Verilog HDL是一種硬件描述語言，是一種以文本形式來描述硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog

33、 HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司開發(fā)。Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，它是由GDA公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。1985Moorby推出它的第三個(gè)商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購(gòu)了GDA公司，使得Verilog HDL成為了該公司的獨(dú)家

34、專利。下面列出的是Ve r i l o g硬件描述語言的主要能力： 基本邏輯門， 用戶定義原語（ U D P）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。這些方式包括：行為描述方式使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式使用門和模塊實(shí)例語句描述建模。 Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。設(shè)計(jì)的規(guī)模可以是任意的；語言不對(duì)設(shè)計(jì)的規(guī)模施加任何限制。Verilo

35、g HDL不再是某些公司的專有語言而是I E E E標(biāo)準(zhǔn)。人和機(jī)器都可閱讀Verilog 語言，因此它可作為E D A的工具和設(shè)計(jì)者之間的交互語言5。 Verilog HDL語言的描述能力能夠通過使用編程語言接口（ P L I）機(jī)制進(jìn)一步擴(kuò)展。P L I是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。能夠使用內(nèi)置開關(guān)級(jí)原語在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 在Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。Verilog HDL

36、 還具有內(nèi)置邏輯函數(shù)，例如&（按位與）和|（按位或）。對(duì)高級(jí)編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用?？梢燥@式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。提供強(qiáng)有力的文件讀寫能力。語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。一般使用Verilog HDL是出于兩種目的：一種是為了描述數(shù)字電路系統(tǒng)，也就是說某個(gè)數(shù)字電路系統(tǒng)已經(jīng)客觀存在了，使用Verilog HDL僅僅是為了描述這個(gè)數(shù)字電路系統(tǒng)的行為：另一種是為了設(shè)計(jì)一個(gè)特定功能的數(shù)字電路系統(tǒng)。7.2 數(shù)據(jù)采集系統(tǒng)軟件設(shè)計(jì)方案FPGA采用虛擬的ADC接口與ADS8344進(jìn)

37、行通信。FPGA與ADS8344之間的通信可以采用中斷方式，當(dāng)數(shù)據(jù)轉(zhuǎn)換好以后，BUSY引腳由高電平變?yōu)榈碗娖綇亩a(chǎn)生中斷信號(hào)。同樣也可采用查詢方式，不斷查詢ADS8344的通信寄存器的BUSY位是否為0，如果為0，則將數(shù)據(jù)緩沖器中的數(shù)據(jù)保存到數(shù)組中。本系統(tǒng)采用中斷方式。FPGA與ADS8344之間的通信采用四線連接方式，ADS8344主要包括5個(gè)信號(hào)：CS，BUSY，DIN, D0UT，SCIK。其中，CS接地，使ADS8344總處于選通狀態(tài)。FPGA與ADS8344的連接如圖7-1所示：圖7-1 FPGA與ADS8344的連接由于選擇中斷方式，所以BUSY與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊的復(fù)位信號(hào)r

38、eset連接。DCIK的輸入是分頻模塊提供的lkHz的頻率。DOUT與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊chuanbing的輸入El連接。AINl/AIN2通道和模式寄存器；st6：將20H寫進(jìn)模式寄存器中，選擇自校準(zhǔn)再恢復(fù)模式；st7：將0CH寫進(jìn)通信寄存器中，選擇了AIN1/AIN2通道和下一次操作讀通信寄存器的0/DRDY位；st8：讀通信寄存器的0/DRDY位；st9：將5CH寫進(jìn)通信寄存器，選擇AIN1/AIN2通道和下一次讀數(shù)據(jù)寄存器中的數(shù)據(jù)；stl0：讀數(shù)據(jù)寄存器中的值A(chǔ)DS8344工作狀態(tài)控制。7.3 控制模塊的FPGA實(shí)現(xiàn)根據(jù)FPGA在系統(tǒng)中功能，可以將其模塊化為A/D控制及并串轉(zhuǎn)換、乒

39、乓傳輸控制、RAM讀寫控制3個(gè)部分。采用乒乓傳輸結(jié)構(gòu)可以保證采樣和傳輸各自不問斷的進(jìn)行。乒乓傳輸部分包括兩個(gè)開關(guān)控制以及兩片高速RAM。乒乓RAM控制原理圖如圖10所示：輸人數(shù)據(jù)分為兩路，流向由鎖存器選擇，當(dāng)門控信號(hào)選通RAM1時(shí)，RAM1則進(jìn)行數(shù)據(jù)寫入，鎖存器1應(yīng)打開，鎖存器2呈高阻狀態(tài)；與此同時(shí)，RAM2則進(jìn)行數(shù)據(jù)讀出，鎖存器3呈高阻狀態(tài)，鎖存器4打開。當(dāng)RAM1寫滿后，切換到RAM2寫入而RAM1讀出的模式，如此循環(huán)。FPGA的乒乓球RAM控制如圖7-2所示：圖7-2 乒乓球RAM控制存儲(chǔ)器用于數(shù)據(jù)緩存。采用高速SRAM，能夠保證在一個(gè)同步時(shí)鐘周期內(nèi)將8路數(shù)據(jù)依次存儲(chǔ)到相應(yīng)地存儲(chǔ)單元，這

40、里選用2片Is61LV25610，最小讀，寫時(shí)間為10ns，每片容量為256Kx16bits。根據(jù)控制信號(hào)的不同，讀寫有不同的控制方式。為了減少資源消耗，提高利用率，數(shù)據(jù)存儲(chǔ)可采用分段地址加偏移地址的方式，在地址生成具體代碼實(shí)現(xiàn)時(shí)可以避免做大量的加法運(yùn)算，使VHDL程序易于修改，也節(jié)省了FPGA片內(nèi)資源，同時(shí)也使得各個(gè)通道的數(shù)據(jù)排列在同一個(gè)數(shù)據(jù)區(qū)12。接口控制邏輯模塊靠近計(jì)算機(jī)的總線端，主要是對(duì)總線接口芯片的local端的信號(hào)進(jìn)行控制，以達(dá)到通過接口芯片上傳到主機(jī)的目的。比如對(duì)PCI接口芯片PCI9054而言，設(shè)計(jì)者就要讀一下9054的datasheet，選定它的工作模式，然后按照該模式的時(shí)序

41、圖進(jìn)行控制邏輯模塊的設(shè)計(jì)，這部分可以用狀態(tài)機(jī)來實(shí)現(xiàn)，緩存控制模塊是介于數(shù)據(jù)寬度轉(zhuǎn)換模塊和接口控制邏輯模塊之間的，也是我重點(diǎn)要談的一部分。在不同的應(yīng)用場(chǎng)合，數(shù)據(jù)格式也不同，不過一般都是一幀一幀傳輸?shù)?，一幀?shù)據(jù)的起始有幀頭，有些也有幀尾還有其他校驗(yàn)位之類的，原理上都差不多。比較通常的做法是，F(xiàn)PGA把接收到的數(shù)據(jù)先存儲(chǔ)在它外掛的RAM中，RAM的容量正好等于一幀數(shù)據(jù)的大小，存滿RAM之后，再通過接口芯片進(jìn)行上傳。如果FPGA外掛一片RAM的話，要等到它存滿之后才能開始上傳工作，這會(huì)讓效率打折扣，對(duì)一些要求高速傳輸?shù)膱?chǎng)合會(huì)造成影響。在這里介紹一種乒乓?guī)雌古仪騌AM，可以大大提升傳輸速度。 控制電

42、路是數(shù)據(jù)采集系統(tǒng)的核心，該系統(tǒng)采用A3P250實(shí)現(xiàn)。該芯片IO口端口供電電壓為3.3V，與整個(gè)系統(tǒng)數(shù)字邏輯一致，內(nèi)核供電電壓為25V。該系列具有豐富的I，O口資源，I，O輸出緩沖器可以接收高達(dá)24mA的拉電流和48mA的灌電流。缺省時(shí)，I，O輸出口驅(qū)動(dòng)能力為12mA。采用自頂而下的設(shè)計(jì)方法，分別完成各個(gè)模塊的代碼編寫。主要完成AD采樣時(shí)鐘控制、SRAM地址發(fā)生、讀，寫控制、并行，串行轉(zhuǎn)換時(shí)鐘控制、乒乓切換控制、插入通道號(hào)等功能。POINTSYNC為A/D轉(zhuǎn)換器的轉(zhuǎn)換時(shí)鐘，OEAD0到OEAD7是8路鎖存器574的輸出使能信號(hào)，LK_LATCH為鎖存器的數(shù)據(jù)打入脈沖信號(hào)；A為SRAM1地址線，W

43、REN為RA M寫時(shí)鐘信號(hào)，RDEN為讀信號(hào)。為了保證數(shù)據(jù)的穩(wěn)定性，在A/D采樣脈沖POIN YNC的上升沿進(jìn)行采樣，經(jīng)過三個(gè)周期后在下降沿將8路數(shù)據(jù)同時(shí)送入鎖存器，而后鎖存器的輸出使能依次有效，使得數(shù)據(jù)在內(nèi)部總線內(nèi)傳輸。由于FPGA是RAM工藝，掉電后信息將丟失，為此，必須有外置存儲(chǔ)器來保存程序。7.4 FPGA的編程 FPGA編程使用VHDL語言，主要包括對(duì)ADS8344的數(shù)據(jù)讀寫、異步數(shù)據(jù)編解碼等。使用FPGA很容易實(shí)現(xiàn)SPI接口間的通信，對(duì)ADS8344的數(shù)據(jù)讀寫僅用兩個(gè)進(jìn)程就可以實(shí)現(xiàn)13。部分程序如下：寫數(shù)據(jù)進(jìn)程Process(ret,over,clk)VARIABLE count8

44、 :integer range 0 to 8 :=0; begin If( rst = 0 )thenDout =0;count8 :=0;else (clkevent and clk = 0) thenif (over = 1) thenDout =0:ElseDout =ControBvte(7 - count8);count8 : = 0;end if;elsecount8 : = 0;end if;end if;end process; 程序中的8位控制字節(jié)是在另一進(jìn)程中根據(jù)用戶要求進(jìn)行配置的?？刂萍拇嫫鞲袷饺绫?-1所示：表7-1 控制寄存器BIT7(MSB)BIT6BIT5BIT4BIT3BIT2BIT1BIT0(LSB)SA2A1A0_SGL/DIFPD1PD0控制寄存器各位的功能說明如下： S控制字節(jié)開