存儲器擴展及編址(參考)

1、20222022年年6 6月月1010日星期五日星期五180888088可工作于兩種模式下：可工作于兩種模式下： 最小模式最小模式 最大模式最大模式最小模式為單處理器模式，控制信號較少，最小模式為單處理器模式，控制信號較少，一般可不必接總線控制器。一般可不必接總線控制器。最大模式為多處理器模式，控制信號較多，最大模式為多處理器模式，控制信號較多，須通過總線控制器與總線相連。須通過總線控制器與總線相連。20222022年年6 6月月1010日星期五日星期五2最小模式下的連接示意圖最小模式下的連接示意圖8088CPU控制總線控制總線數(shù)據(jù)總線數(shù)據(jù)總線地址總線地址總線地址地址鎖存鎖存數(shù)據(jù)數(shù)據(jù)收發(fā)收發(fā)A

2、LE時鐘發(fā)時鐘發(fā)生生 器器MN/MXMN/MXVccVcc20222022年年6 6月月1010日星期五日星期五320222022年年6 6月月1010日星期五日星期五4最大模式下的連接示意圖最大模式下的連接示意圖8088CPU數(shù)據(jù)總線數(shù)據(jù)總線地址總線地址總線地址地址鎖存鎖存數(shù)據(jù)數(shù)據(jù)收發(fā)收發(fā)ALE時鐘發(fā)時鐘發(fā)生生 器器總總 線線控制器控制器控制總線控制總線MN/MXMN/MX20222022年年6 6月月1010日星期五日星期五52.5.4 80882.5.4 8088系統(tǒng)總線系統(tǒng)總線20222022年年6 6月月1010日星期五日星期五8086在最大模式下的典型配置8086 CPU時鐘 發(fā)生

3、器 (8284A)8288 CLK DEN ALE MN / MX STB OE OE T IORC IOWC 數(shù)據(jù)總線 MRDC MWTC BHE8282382862CLK READY RESETBHES0S1S2S0S1S2DT/R A19A0D15D0INTA A19A16AD15AD0 1 READY RESET 總線控制器地址總線 20222022年年6 6月月1010日星期五日星期五76264芯片與系統(tǒng)的連接芯片與系統(tǒng)的連接D0D7A0A12WEOECS1CS2A0A12MEMWMEMR譯碼譯碼電路電路高位地高位地址信號址信號D0D7SRAM 62648088總線總線+5V（重點重

4、點）20222022年年6 6月月1010日星期五日星期五8存儲器地址存儲器地址片選地址片選地址片內(nèi)地址片內(nèi)地址高位地址高位地址低位地址低位地址內(nèi)存地址內(nèi)存地址（重點重點）20222022年年6 6月月1010日星期五日星期五9存儲器編址存儲器編址001100001111000001011010低位地址（片內(nèi)地址）低位地址（片內(nèi)地址）高位地址（選片地址）高位地址（選片地址）（重點重點）20222022年年6 6月月1010日星期五日星期五106264芯片的編址芯片的編址片首地址片首地址A19A12A0A19A12A00 0 0 0 0 0 0 0 0 0 0 0 0X X X X X X XX

5、 X X X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1片尾地址片尾地址（重點重點）20222022年年6 6月月1010日星期五日星期五11存儲器編址存儲器編址001100001111000001011010CS00譯譯碼碼器器1CS（重點重點）20222022年年6 6月月1010日星期五日星期五12譯碼方式譯碼方式全地址譯碼全地址譯碼部分地址譯碼部分地址譯碼20222022年年6 6月月1010日星期五日星期五13全地址譯碼例全地址譯碼例A19A18A17A16A15A14A13& 1CS11SRAM 6264CS2+5V01111000（重點重點）20222

6、022年年6 6月月1010日星期五日星期五146264芯片全地址譯碼例芯片全地址譯碼例片首地址片首地址A19A12A0A19A12A00 0 0 0 0 0 0 0 0 0 0 0 01 1 1 1 0 0 01 1 1 1 0 0 01 1 1 1 1 1 1 1 1 1 1 1 1片尾地址片尾地址該該6264芯片的地址范圍芯片的地址范圍 = F0000HF1FFFH（重點重點）20222022年年6 6月月1010日星期五日星期五15全地址譯碼例全地址譯碼例若已知某若已知某SRAM 6264芯片在內(nèi)存中的地址為：芯片在內(nèi)存中的地址為： 3E000H3FFFFH試畫出將該芯片連接到系統(tǒng)的譯

7、碼電路。試畫出將該芯片連接到系統(tǒng)的譯碼電路。（重點重點）20222022年年6 6月月1010日星期五日星期五16全地址譯碼例全地址譯碼例設計步驟：設計步驟：寫出地址范圍的二進制表示；寫出地址范圍的二進制表示；確定各高位地址狀態(tài)；確定各高位地址狀態(tài)；設計譯碼器。設計譯碼器。片首地址片首地址A19A12A0A19A12A00 0 0 0 0 0 0 0 0 0 0 0 00 0 1 1 1 1 10 0 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1片尾地址片尾地址（重點重點）20222022年年6 6月月1010日星期五日星期五17全地址譯碼例全地址譯碼例A19A18A1

8、7A16A15A14A13& 1CS1高位地址：高位地址：0011111SRAM 6264CS2+5V00111110（重點重點）20222022年年6 6月月1010日星期五日星期五18應用舉例應用舉例將將SRAM 6264芯片與系統(tǒng)連接，使芯片與系統(tǒng)連接，使其地址范圍為：其地址范圍為：38000H39FFFH。使用使用74LS138譯碼器構(gòu)成譯碼電路。譯碼器構(gòu)成譯碼電路。20222022年年6 6月月1010日星期五日星期五19存儲器芯片與系統(tǒng)連接例存儲器芯片與系統(tǒng)連接例由題知地址范圍：由題知地址范圍： 0 0 1 1 1 0 00 0 1 1 1 0 0 0 0 0 0 0 0

9、1 1 1 0 00 0 1 1 1 0 0 1 1 1 1高位地址高位地址A19A12A020222022年年6 6月月1010日星期五日星期五20應用舉例應用舉例D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7A19G1G2AG2BCBA&A18A14A13A17A16A15VCCY020222022年年6 6月月1010日星期五日星期五21字位擴展字位擴展設計過程：設計過程：根據(jù)內(nèi)存容量及芯片容量確定所需存儲芯片數(shù)；根據(jù)內(nèi)存容量及芯片容量確定所需存儲芯片數(shù)；進行位擴展以滿足字長要求；進行位擴展以滿足字長要求；進行字擴展以滿足容量要求。進行字擴展以滿足容量要

10、求。若已有存儲芯片的容量為若已有存儲芯片的容量為L LK K，要構(gòu)成容量為，要構(gòu)成容量為 M M N N的存儲器，需要的芯片數(shù)為：的存儲器，需要的芯片數(shù)為： （M / LM / L） （N / KN / K）（重點重點）20222022年年6 6月月1010日星期五日星期五221KB=21KB=21010B B8KB=28KB=21313B B16KB=216KB=21414B B32KB=232KB=21515B B64KB=264KB=21616B B128KB=2128KB=21717B B256KB=2256KB=21818B B1MB=21MB=22020B B1GB=21GB=23

11、030B B1TB=21TB=24040B B存儲器芯片引腳數(shù)與容量的關(guān)系存儲器芯片引腳數(shù)與容量的關(guān)系（重點重點）20222022年年6 6月月1010日星期五日星期五23譯碼器譯碼器74LS1381 12 23 34 45 56 67 78 89 91010111112121313141415151616A AB BC CE1E1E2E2E3E3Y7Y7GNDGNDY6Y6Y5Y5Y4Y4Y3Y3Y2Y2Y1Y1Y0Y0VccVcc74LS13874LS138引腳圖引腳圖Y0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y7E3E3E2E2E1E1C CB BA A74LS1387

12、4LS138原理圖原理圖20222022年年6 6月月1010日星期五日星期五2474LS138的功能表的功能表片選輸入片選輸入編碼輸入編碼輸入輸出輸出E3 E2* E1*C B AY7* Y0*1 0 00 0 011111110（僅（僅Y0*有效）有效）0 0 111111101（僅（僅Y1*有效）有效）0 1 011111011（僅（僅Y2*有效）有效）0 1 111110111（僅（僅Y3*有效）有效）1 0 011101111（僅（僅Y4*有效）有效）1 0 111011111（僅（僅Y5*有效）有效）1 1 010111111（僅（僅Y6*有效）有效）1 1 101111111（僅

13、（僅Y7*有效）有效）非上述情況非上述情況11111111（全無效）（全無效）20222022年年6 6月月1010日星期五日星期五251. 8086存儲器組織存儲器組織存儲器中，任何兩相鄰的字節(jié)被定義為一個字，構(gòu)成字的兩個字節(jié)都有各自的字節(jié)地址。(1) 字的地址：字的地址：字的高字節(jié)放高地址字的高字節(jié)放高地址，低字節(jié)放低低字節(jié)放低 地址地址，低字節(jié)的地址作為字的地址低字節(jié)的地址作為字的地址 (2) 字的存放方式字的存放方式： a. 非規(guī)則存放非規(guī)則存放: 若一個字從奇數(shù)地址開始存放 b. 規(guī)則存放規(guī)則存放: 若一個字從偶數(shù)地址開始存放 (3) 字的存放原則字的存放原則：規(guī)則存放規(guī)則存放 簡單

14、的簡單的8086存儲器子系統(tǒng)的設計存儲器子系統(tǒng)的設計20222022年年6 6月月1010日星期五日星期五26字的規(guī)則存放和非規(guī)則存放字的規(guī)則存放和非規(guī)則存放字的規(guī)則存放字的規(guī)則存放字的非規(guī)則存放字的非規(guī)則存放存儲器存儲器地址地址 00200H 00201H 00202H 00203H 00204H 00205H 00206H 34H12H字節(jié)變量78H56H字節(jié)變量（重點重點）20222022年年6 6月月1010日星期五日星期五27為了實現(xiàn)規(guī)則存放，將為了實現(xiàn)規(guī)則存放，將8086的的1MB存儲存儲空間分成兩個空間分成兩個512KB的存儲體，具體為：的存儲體，具體為： (1) 偶數(shù)存儲體與偶

15、數(shù)存儲體與8086的的D0D7相連。相連。(2) 奇數(shù)存儲體與奇數(shù)存儲體與8086中中D8D15相連。相連。(3) A1A19用來同時訪問兩個存儲體的字節(jié)用來同時訪問兩個存儲體的字節(jié)單元。單元。(4) A0和和BHE( (高高8位數(shù)據(jù)總線允許位數(shù)據(jù)總線允許) )信號用信號用來選擇存儲體。來選擇存儲體。（重點重點）存儲器的分體結(jié)構(gòu)存儲器的分體結(jié)構(gòu): :20222022年年6 6月月1010日星期五日星期五28存儲器的分體結(jié)構(gòu)存儲器的分體結(jié)構(gòu): :1M字節(jié)字節(jié)512K字節(jié)字節(jié) 512K字節(jié)字節(jié)512K字節(jié)字節(jié)512K字節(jié)字節(jié)低八位（低字節(jié)）低八位（低字節(jié)）高八位（高字節(jié)）高八位（高字節(jié)）07815

16、0000000000H H0000100001H H0000200002H H0000400004H HFFFFEFFFFEH H0000300003H H0000500005H HFFFFFFFFFFH H奇地址體奇地址體偶地址體偶地址體A0=1A0=020222022年年6 6月月1010日星期五日星期五29存儲器與總線的連接存儲器與總線的連接: :D7 D0CSA18 A0512K 8D7 D0CSA18 A0512K 8D15 D8D7 D0A19 A1A0BHE20222022年年6 6月月1010日星期五日星期五30存儲器與總線的連接存儲器與總線的連接: :D7 D0CSA18 A

17、0512K 8D7 D0CSA18 A0512K 8D15 D8D7 D0A19 A1A0BHE同時訪問兩個存儲體同時訪問兩個存儲體讀寫一個字讀寫一個字BHE A0 = 0 020222022年年6 6月月1010日星期五日星期五31存儲器與總線的連接存儲器與總線的連接: :D7 D0CSA18 A0512K 8D7 D0CSA18 A0512K 8D15 D8D7 D0A19 A1A0BHE只訪問奇存儲體只訪問奇存儲體BHE A0 = 0 1讀寫一個高字節(jié)讀寫一個高字節(jié)20222022年年6 6月月1010日星期五日星期五32存儲器與總線的連接存儲器與總線的連接: :D7 D0CSA18 A

18、0512K 8D7 D0CSA18 A0512K 8D15 D8D7 D0A19 A1A0BHE只訪問偶存儲體只訪問偶存儲體BHE A0 = 1 0讀寫一個低字節(jié)讀寫一個低字節(jié)20222022年年6 6月月1010日星期五日星期五存儲體與總線的連接DBD15D8 D7D0 奇存儲體 A0ABBHEA19 A1偶存儲體 CSA19A1D7D0 CSA19A1D7D0 8086CPU訪問(讀或?qū)?存儲器由信號BHE和A0組合形成，見下表。 （重點重點）20222022年年6 6月月1010日星期五日星期五34表表 BHE和和A0組合的對應操作組合的對應操作00從偶地址讀/寫一個字 AD15AD0

19、一個總線周期 10從偶地址讀/寫一個字節(jié) AD7AD0 一個總線周期 01從奇地址讀/寫一個字節(jié) AD15AD8 一個總線周期 0110從奇地址讀/寫一個字 先讀/寫字的低8位（在奇體中） 再讀/寫字的高8位（在偶體中） AD15AD8 AD7AD0 兩個總線周期 20222022年年6 6月月1010日星期五日星期五352. 2. 連接舉例：連接舉例：要求用要求用4K8的的EPROM芯片芯片2732，8K8的的RAM芯片芯片6264，譯碼器，譯碼器74LS138構(gòu)成構(gòu)成8K字字ROM和和8K字字RAM的存儲器系統(tǒng)，如的存儲器系統(tǒng)，如圖圖4.25所示，系統(tǒng)配置為最小模式。所示，系統(tǒng)配置為最小模式。 ROM芯片，芯片，8K字用字用4片片2732芯片組成，芯片組成，片內(nèi)用片內(nèi)用12根地址根地址線線A1A12尋址尋址。 RAM芯片，芯片，8K字用字用2片片6264芯片組成，芯片組成，片內(nèi)用片內(nèi)用13根地址根地址線線A1A13尋址尋址。 芯片選擇由芯片選擇由74LS1