如何用Tektronix示波器測(cè)試PCI Express總線(xiàn)

1、第 1 頁(yè), 共 29 頁(yè)如何用Tektronix示波器測(cè)試PCI Express總線(xiàn)第 2 頁(yè), 共 29 頁(yè)目 錄1PCI EXPRESS簡(jiǎn)介.81.1概述.81.2物理互連方式.92測(cè)試條件.102.1一致性測(cè)試點(diǎn).102.2一致性測(cè)試碼流(COMPLIANCE PATTERN).112.3測(cè)試工具.112.3.1測(cè)試儀器及軟件 .112.3.2測(cè)試夾具 .123搭建測(cè)試環(huán)境.133.1如何連接探頭和被測(cè)設(shè)備.133.1.1偽差分有源探頭 .133.1.2差分有源探頭 .143.1.3偽差分SMA連接器.143.1.4差分SMA連接器.153.2如何應(yīng)用RT-EYE.163.2.1設(shè)置R

2、T-Eye.163.2.2時(shí)鐘恢復(fù)和分析窗口 .173.2.3PCE配置.183.2.4其他功能 .204PCI EXPRESS驅(qū)動(dòng)器（TX）一致性測(cè)試 .204.1測(cè)試準(zhǔn)備.204.2信號(hào)指標(biāo)要求.214.2.1差分發(fā)送器輸出 .21第 3 頁(yè), 共 29 頁(yè)4.2.2發(fā)送器一致性眼圖 .214.3進(jìn)行TX一致性測(cè)試.225PCI EXPRESS驅(qū)動(dòng)器（RX）一致性測(cè)試.235.1測(cè)試準(zhǔn)備.235.2信號(hào)指標(biāo)要求.235.2.1差分接收器輸入 .235.2.2接收器一致性眼圖 .245.3進(jìn)行完全的RX一致性測(cè)試.246擴(kuò)頻時(shí)鐘（SSC）和抖動(dòng)的測(cè)試.256.1擴(kuò)頻時(shí)鐘（SSC）測(cè)試.256

3、.2抖動(dòng)測(cè)試.277進(jìn)一步的分析方法.277.1通過(guò)任何連續(xù)的250UIS確保一致性.277.2附加的分析圖形.287.3定制一致性測(cè)試.298參考文獻(xiàn).29第 4 頁(yè), 共 29 頁(yè)圖目錄圖1 PCI EXPRESS的分層結(jié)構(gòu).9圖2 輸出阻抗控制 .10圖3 PCB上芯片和芯片之間的互連.11圖4 高速背板及板間互連 .11圖5 系統(tǒng)間互連 .12圖6 PCI EXPRESS測(cè)試點(diǎn).12圖7 CLB夾具及測(cè)試組網(wǎng)示意圖.13圖8 CBB夾具及測(cè)試組網(wǎng)示意圖 .14圖9 偽差分有源探頭 .15圖10 差分有源探頭 .16圖11 差分SMA連接器.17圖12 差分SMA連接器.17圖13 RT

4、-EYE軟件的默認(rèn)菜單.18圖14 選擇PCI EXPRESS COMPLIANCE MODULE.18圖15 時(shí)鐘恢復(fù)窗口和分析窗口 .19圖16 RTE-PCIE軟件中測(cè)試方法和測(cè)試規(guī)范的選擇界面.20圖17 RTE-PCIE軟件中時(shí)鐘恢復(fù)方法的設(shè)置界面 其它功能.21圖18 TX一致性測(cè)試負(fù)載.22圖19 發(fā)送器一致性眼圖 .23圖20 測(cè)量選擇菜單設(shè)置 .23圖21 DRIVER一致性測(cè)試的結(jié)果.24圖22 接收器一致性眼圖 .25第 5 頁(yè), 共 29 頁(yè)圖23 RECEIVE一致性測(cè)試的結(jié)果.26圖24 使用JA3軟件對(duì)SSC進(jìn)行分析.27圖25 PCI-EXPRESS的SSC（擴(kuò)

5、頻時(shí)鐘）曲線(xiàn).27圖26 一定誤碼率下的抖動(dòng)測(cè)試結(jié)果 .28圖27 3MILION UIS的測(cè)試結(jié)果.29圖28 不同種類(lèi)圖形顯示的一定誤碼率下的抖動(dòng)測(cè)試結(jié)構(gòu) .30第 6 頁(yè), 共 29 頁(yè)表目錄表1 不同LANE寬度的速率.10表2 一致性測(cè)試序列.12表3 一致性測(cè)試序列.22表4 差分接收器輸入指標(biāo).24第 7 頁(yè), 共 29 頁(yè)如何用Tektronix示波器測(cè)試PCI Express總線(xiàn)關(guān)鍵詞：關(guān)鍵詞：PCI Express，Tektronix，物理層，擴(kuò)頻時(shí)鐘摘要：摘要：本文首先介紹了PCI Express總線(xiàn)的測(cè)試條件，包括測(cè)試儀器、測(cè)試點(diǎn)和測(cè)試數(shù)據(jù)，其次介紹了如何搭建測(cè)試環(huán)境，

6、再次重點(diǎn)介紹了各個(gè)電氣項(xiàng)目的測(cè)試步驟，主要分為發(fā)送端和接收端測(cè)試，最后介紹了使用Tektronix的軟件近一步分析被測(cè)數(shù)據(jù)的方法。術(shù)語(yǔ)和縮略語(yǔ)清單：術(shù)語(yǔ)和縮略語(yǔ)清單：DUT：the device under test ，被測(cè)設(shè)備PCI-SIG: PCI Special Interest Group ，PCI特殊興趣組ECB：etched circuit board 蝕刻電路板CEM ：PCI Express Card Electrical Mechanical ，PCI Express卡電氣機(jī)械規(guī)范PCE：PCI Express Compliance Module：PCI Express一致性

7、測(cè)試模塊PCMCIA：Personal Computer Memory Card International Association，PC機(jī)存儲(chǔ)卡國(guó)際協(xié)會(huì)TIE：Time Interval Error，時(shí)間間隔誤差SSC：Spread Spectrum Clock ，擴(kuò)頻時(shí)鐘第 8 頁(yè), 共 29 頁(yè)1 PCI Express 簡(jiǎn)介1.1概述PCI Express總線(xiàn)是由Intel倡導(dǎo)開(kāi)發(fā)的處理器系統(tǒng)總線(xiàn)，采用點(diǎn)對(duì)點(diǎn)連接的串行互連技術(shù)。目前已經(jīng)被PCI SIG接受并成為PCI、PCI X的繼承者，目標(biāo)是完全取代PCI和PCI X。PCI Express 用高速串行接口替代了PCI的并行接口；用

8、點(diǎn)到點(diǎn)的基于Switch 的交換式通訊和基于包的傳輸協(xié)議替代了PCI的基于總線(xiàn)的通訊和傳輸協(xié)議。它還引入了一些新的特性：更強(qiáng)的電源管理、服務(wù)質(zhì)量控制（QoS），支持熱拔插，以及完善的錯(cuò)誤處理和恢復(fù)。同時(shí)PCI Express軟件上可以完全兼容PCI。和其他串行數(shù)據(jù)標(biāo)準(zhǔn)一樣，PCI Express也是分層的結(jié)構(gòu)，如下圖1，它分為事務(wù)層（Transaction Layer）、數(shù)據(jù)鏈路層（Data Link Layer）和物理層（Physical Layer）。每一層都有自己的應(yīng)用標(biāo)準(zhǔn)和一致性測(cè)試方法。其中的物理層又分為邏輯子層和電氣子層。電氣子層主要處理高速串行數(shù)據(jù)包的交換和電源管理；邏輯子層主要

9、負(fù)責(zé)復(fù)位、初始化、編解碼等。圖1 PCI Express的分層結(jié)構(gòu)PCI Express每對(duì)線(xiàn)路提供2.5Gbit/s帶寬，可以通過(guò)多個(gè)線(xiàn)路捆綁提供更高的帶寬。下圖展示了一個(gè)典型的4PCI Express連接的物理層拓?fù)?。此圖中的連接是由多個(gè)收發(fā)線(xiàn)路對(duì)捆綁而成的，每一個(gè)收發(fā)線(xiàn)路對(duì)稱(chēng)為一個(gè)lane，可以通過(guò)多個(gè)lane的捆綁提供較高帶寬。每個(gè)lane包括一個(gè)發(fā)送差分對(duì)（Tx+，Tx-）和一個(gè)接收差分對(duì)（Rx+，Rx-），共有4根信號(hào)線(xiàn)，能夠?qū)崿F(xiàn)雙向各2.5Gbit/s的速率，那么4即4個(gè)lane的捆綁，可以實(shí)現(xiàn)雙向各10Gbit/s的速第 9 頁(yè), 共 29 頁(yè)率。圖2 輸出阻抗控制PCI Ex

10、press規(guī)范支持1，4，8，16，32幾種lane寬度配置，對(duì)于每一種配置的傳輸速率是每個(gè)lane的速率（2.5Gbit/s）乘以lane的個(gè)數(shù)，如下表所示。表中Gen1表示第一代PCI Express，Gen2表示第二代PCI Express。表1 不同lane寬度的速率PCI Express總線(xiàn)現(xiàn)在已經(jīng)發(fā)展到了第二代（GEN2），第二代PCI Express總線(xiàn)每個(gè)lane的速率由2.5Gbit/s上升到了5Gbit/s。本文主要介紹了基于PCI Express 1.0a標(biāo)準(zhǔn)的PCI Express總線(xiàn)測(cè)試。1.2物理互連方式PCI Express總線(xiàn)支持幾種不同的連接方式：PCB上IC

11、間的互連連接方式如下圖，典型應(yīng)用是在系統(tǒng)主板上一些芯片之間傳遞大量數(shù)據(jù)。圖3 PCB上芯片和芯片之間的互連第 10 頁(yè), 共 29 頁(yè)高速背板及板間互連連接方式如下圖。板和板之間不管是直接互連（兩個(gè)連接器直接連接）還是通過(guò)高速背板互連，為了消除發(fā)送端和接收端器件共模偏置電壓的不匹配，增加板和板之間的兼容性，規(guī)范定義發(fā)送端需要AC耦合電容。典型應(yīng)用就是計(jì)算機(jī)或服務(wù)器的主板和PCI Express插卡。（a）板間互連（b）通過(guò)高速背板互連圖4 高速背板及板間互連系統(tǒng)間互連連接方式如下圖，兩個(gè)系統(tǒng)的板卡通過(guò)電纜或者光纖相連。圖5 系統(tǒng)間互連2 測(cè)試條件2.1一致性測(cè)試點(diǎn)PCI Express標(biāo)準(zhǔn)定義

12、了系統(tǒng)級(jí)測(cè)試時(shí)的一致性測(cè)試點(diǎn)，這些測(cè)試點(diǎn)基本上都是在系統(tǒng)第 11 頁(yè), 共 29 頁(yè)中不同廠(chǎng)家的系統(tǒng)元件需要互連的地方選取的兼容性測(cè)試點(diǎn)。下圖是完整的互連系統(tǒng)中幾個(gè)典型的兼容性測(cè)試點(diǎn)，其中TP1和TP4在基本的規(guī)范中定義；TP2和TP3在CEM和Cabling規(guī)范中定義。這些測(cè)試點(diǎn)也就是測(cè)試儀器的探頭連接點(diǎn)。圖6 PCI Express測(cè)試點(diǎn)2.2一致性測(cè)試碼流(Compliance Pattern)PCI Express規(guī)范為了方便測(cè)試, 只要輸出端在一定的閑置的時(shí)間后得不到接收端的應(yīng)答,芯片便會(huì)進(jìn)入一致性測(cè)試狀態(tài), 該狀態(tài)下芯片將會(huì)重復(fù)輸出連續(xù)的K28.5, D21.5, K28.5,D1

13、0.2的序列，這個(gè)序列稱(chēng)為一致性測(cè)試碼流，如下表所示：表2 一致性測(cè)試序列對(duì)于一致性測(cè)試負(fù)載，PCI Express設(shè)備將會(huì)輸出一致性測(cè)試碼流方便測(cè)試；對(duì)于不斷開(kāi)鏈路的測(cè)試可以直接用業(yè)務(wù)數(shù)據(jù)流測(cè)試。2.3測(cè)試工具2.3.1測(cè)試儀器及軟件本文主要介紹利用Tektronix示波器和其攜帶的軟件測(cè)試PCI Express 1.0a規(guī)范中定義的電氣特性。對(duì)于Gen1 2.5Gbps的信號(hào)測(cè)試，PCI-SIG建議使用6Ghz以上的實(shí)時(shí)示波器，以捕獲高次諧波分量，PCI-SIG要求的最小采樣率為20GS/S。對(duì)于Gen2 5Gbps的信號(hào)測(cè)試，PCI-SIG建議使用12Ghz以上的實(shí)時(shí)示波器。Tektro

14、nix公司主要有TDS/CSA7000（帶寬大于等于6GHz） 和 TDS6000 系列示波器可以滿(mǎn)足此要求，配以帶寬大于6GHz的探頭使用。TDS7704（帶寬7GHz）示波器和P7260（帶寬6GHZ，單端探頭）可以滿(mǎn)足測(cè)試要求。需要第 12 頁(yè), 共 29 頁(yè)注意的是：測(cè)試前最好先對(duì)測(cè)試探頭和示波器進(jìn)行校準(zhǔn)。應(yīng)用軟件主要是Tektronix的RT-Eye串行數(shù)據(jù)一致性和分析應(yīng)用軟件（簡(jiǎn)稱(chēng)RTE）和PCE一致性模塊。PCE是包含在RTE中的一個(gè)模塊，是可以選擇的模塊，它可以進(jìn)行PCI Express規(guī)范中定義的幅度、時(shí)序和抖動(dòng)測(cè)試。2.3.2測(cè)試夾具PCI Express標(biāo)準(zhǔn)定義了2種夾具

15、用于PCI Express的一致性測(cè)試。兩種夾具分別被稱(chēng)為一致性負(fù)載板CLB(Compliance Load Board)和一致性基板CBB (Compliance Base Board)。CLB用來(lái)測(cè)試系統(tǒng)的主板，CBB用來(lái)測(cè)試插卡。這兩種夾具主要是接在計(jì)算機(jī)主板的PCI 插槽上插槽上使用。PCMCIA還提供了系統(tǒng)發(fā)送一致性測(cè)試卡以方便筆記電腦本發(fā)送器的測(cè)試。兩種夾具示意圖和使用方法圖如下：圖7 CLB夾具及測(cè)試組網(wǎng)示意圖 圖8 CBB夾具及測(cè)試組網(wǎng)示意圖第 13 頁(yè), 共 29 頁(yè)3 搭建測(cè)試環(huán)境3.1如何連接探頭和被測(cè)設(shè)備示波器和探測(cè)設(shè)備的互連直接影響著被測(cè)信號(hào)的信號(hào)質(zhì)量，PCI Exp

16、ress總線(xiàn)的測(cè)試有四種方法連接探頭和被測(cè)設(shè)備，根據(jù)實(shí)際情況選用任何一種方法進(jìn)行測(cè)試。偽差分（Pseudo-Differential）有源探頭差分有源探頭偽差分SMA連接器差分SMA連接器注意：偽差分（Pseudo-Differential）含義是差分信號(hào)通過(guò)兩個(gè)示波器通道相減得到，而不使用真正的差分探頭。3.1.1偽差分有源探頭利用兩個(gè)有源探頭（差分或者單端）分別連接差分信號(hào)的兩根信號(hào)線(xiàn)D和D，下圖為PCB上IC間互連時(shí)的測(cè)試示意圖。每個(gè)探頭可以同時(shí)捕捉信號(hào)的AC和DC分量，因此還可以觀(guān)測(cè)差分信號(hào)上的共模影響。差分信號(hào)就由ET-Eye軟件執(zhí)行兩通道D+和D-波形相減得到。共模AC測(cè)量由（D+

17、D-）/2數(shù)學(xué)運(yùn)算得到。圖9 偽差分有源探頭第 14 頁(yè), 共 29 頁(yè)這種連接技術(shù)可以在完整的正在發(fā)送數(shù)據(jù)的鏈路上測(cè)試，也可以終端連接假負(fù)載測(cè)試。它不影響鏈路的完整性。不管是哪一種情況，單端探頭的測(cè)試位置都要盡量靠近兩端的終端電阻，靠近哪端視測(cè)試的是發(fā)送端指標(biāo)還是接受端指標(biāo)，并且地線(xiàn)越短越好。這種技術(shù)用了示波器的兩個(gè)通道，因此測(cè)量前需要去除通道之間的skew。采用這種方法可以利用P7260有源單端探頭。自己研發(fā)的產(chǎn)品，一般不需要兼容其他公司的產(chǎn)品，因此建議采用這種方法測(cè)試，而且只需測(cè)試接收端的信號(hào)指標(biāo)，只有在問(wèn)題定位時(shí)才可能需要測(cè)試發(fā)送端的信號(hào)指標(biāo)。3.1.2差分有源探頭差分信號(hào)可以利用一個(gè)

18、差分探頭直接測(cè)量，下圖為卡和卡之間互連的測(cè)試示意圖。圖10 差分有源探頭這種連接技術(shù)可以在完整的正在發(fā)送數(shù)據(jù)的鏈路上測(cè)試，也可以終端連接假負(fù)載測(cè)試。不管是哪一種情況，差分探頭的測(cè)試位置都要盡量靠近兩端的終端電阻，靠近哪端視測(cè)試的是發(fā)送端指標(biāo)還是接受端指標(biāo)。這種連接技術(shù)用了一個(gè)示波器通道，所以不需要de-skew。3.1.3偽差分 SMA 連接器許多測(cè)試夾具/標(biāo)準(zhǔn)電路上具有SMA高頻連接器，那么可以選擇SMA偽差分的方法測(cè)試信號(hào)。下圖所示為DUT的輸出直接連接了示波器的兩個(gè)通道，每個(gè)通道有一個(gè)50歐姆的輸入電阻。現(xiàn)在很多高性能的示波器都帶有SMA輸入，利用這種方法不再需要專(zhuān)門(mén)購(gòu)買(mǎi)差第 15 頁(yè),

19、 共 29 頁(yè)分探頭測(cè)試。因?yàn)槭静ㄆ鲀?nèi)部是直接端接50歐姆電阻到地，所以被測(cè)信號(hào)要經(jīng)過(guò)AC耦合。圖11 差分SMA連接器如上圖，若利用示波器的ch1和ch3通道測(cè)量，那么差分信號(hào)就由ET-Eye軟件執(zhí)行ch1減去ch3通道波形得到。共模AC測(cè)量由（ch1ch3）/2數(shù)學(xué)運(yùn)算得到。這種探測(cè)連接的技術(shù)需要破壞鏈路，在示波器內(nèi)部每邊連接一個(gè)50歐姆的終端匹配電阻。在這種模式，PCI Express SerDes 將發(fā)送640 bit抖動(dòng)測(cè)試碼流（一致性測(cè)試碼流）以使數(shù)據(jù)相關(guān)抖動(dòng)最大。這種技術(shù)用了兩個(gè)通道，測(cè)量前需要去除通道之間的skew。這種方法需要測(cè)試夾具或者電路上具有SMA高頻連接器，并且使用S

20、MA電纜測(cè)試最好要求能夠斷開(kāi)后端接收芯片即斷開(kāi)鏈路，避免接收負(fù)載對(duì)信號(hào)的影響。3.1.4差分 SMA 連接器SMA輸入差分探頭為卡和卡之間以及卡和電纜之間接口的兼容性測(cè)試點(diǎn)提供了一個(gè)良好的測(cè)試方法。下圖為這種方法的測(cè)試示意圖。第 16 頁(yè), 共 29 頁(yè)圖12 差分SMA連接器這種連接也需要破壞鏈路。在這種模式，PCI Express SerDes 將發(fā)送640 bit抖動(dòng)測(cè)試模式以使數(shù)據(jù)相關(guān)抖動(dòng)最大。這種方法示波器只需要一個(gè)通道，不需要de-skew?？梢圆捎肨ektronix P7380SMA (Differential Signal Acquisition System with SMA

21、 Inputs)探頭和與其匹配的電纜進(jìn)行測(cè)試。3.2如何應(yīng)用 RT-Eye3.2.1設(shè)置 RT-Eye在連接好探頭和DUT后，點(diǎn)擊DEFAULT設(shè)置按鈕，然后再點(diǎn)擊AUTOSET按鈕，屏幕上顯示串行的數(shù)據(jù)流。然后開(kāi)始運(yùn)行RT-Eye軟件。1)選擇菜單File Run Application RT-Eye Serial Compliance and Analysis.第 17 頁(yè), 共 29 頁(yè)圖13 RT-Eye軟件的默認(rèn)菜單2)從菜單項(xiàng)Modules下拉菜單中選擇PCI Express Compliance Module圖14 選擇PCI Express Compliance Module注

22、意注意：如果在下拉菜單中沒(méi)有PCI Express，說(shuō)明PCI Express Compliance Module還沒(méi)有安裝。使用串行分析模塊時(shí)，可以使用RT-Eye軟件help菜單中的在線(xiàn)幫助。3.2.2時(shí)鐘恢復(fù)和分析窗口使用下面的方法定義所有PCI Express一致性測(cè)量的數(shù)據(jù)設(shè)置。RT-Eye的“SmartGating”用來(lái)設(shè)置一個(gè)軟件時(shí)鐘恢復(fù)窗口（clock recovery window）和一個(gè)分析窗口（analysis window），如下圖，它可以由串行分析模塊的菜單項(xiàng)Measurements Configure Gating得到，是在PCI Express Complianc

23、e Module模塊外面的。第 18 頁(yè), 共 29 頁(yè)圖15 時(shí)鐘恢復(fù)窗口和分析窗口時(shí)鐘恢復(fù)窗口是由3500個(gè)連續(xù)的UIs（Unit Intervals，周期）組成的，UIs的平均值作為參考時(shí)鐘。利用采集的數(shù)據(jù)中最開(kāi)始的3500個(gè)UIs。分析窗口是由3500個(gè)UIs的時(shí)鐘恢復(fù)窗口中的中間250bits組成的。眼圖模板是基于250bit分析窗口的中間位置構(gòu)建的。眼圖和抖動(dòng)測(cè)量都是基于這250bits的。以上是規(guī)范REV1.0a的時(shí)鐘恢復(fù)方法。不同的規(guī)范時(shí)鐘恢復(fù)的算法也不同，時(shí)鐘恢復(fù)的算法差異會(huì)導(dǎo)致眼圖和抖動(dòng)測(cè)試結(jié)果的差異。由于PCI-Express是采用內(nèi)嵌式時(shí)鐘傳輸?shù)拇行盘?hào)，在進(jìn)行抖動(dòng)和眼

24、圖分析時(shí)，必須模擬接收端的PLL模型進(jìn)行時(shí)鐘恢復(fù)去測(cè)量發(fā)送端的信號(hào)，以真實(shí)有效的評(píng)估信號(hào)在接受端所“看到”的信號(hào)效果。REV1.0a的時(shí)鐘恢復(fù)方法可同時(shí)用于SSC（擴(kuò)頻時(shí)鐘）打開(kāi)或者關(guān)閉時(shí)的測(cè)量，并可最大限度減少測(cè)量結(jié)果的差異。3.2.3PCE 配置針對(duì)Rev1.0a、Rev1.1、Rev2.0規(guī)范及其針對(duì)不同應(yīng)用的子規(guī)范，泰克公司的RTE-PCIE軟件提供了一個(gè)完整的完全符合一致性測(cè)試規(guī)范的解決方案。在該軟件中涵蓋了所有的測(cè)試點(diǎn)，包括19個(gè)不同的測(cè)試模板，使用戶(hù)可以方便地根據(jù)自己的測(cè)試要求進(jìn)行選擇。下圖為測(cè)試規(guī)范和測(cè)試點(diǎn)的選擇界面。第 19 頁(yè), 共 29 頁(yè) 圖16 RTE-PCIE軟件中

25、測(cè)試方法和測(cè)試規(guī)范的選擇界面 圖中Specification選項(xiàng)為：Rev1.0a 2.5 Gb/s；Rev1.1 2.5 Gb/s；Gen2 5 Gb/s；Use SIG-TEST測(cè)試點(diǎn)選項(xiàng)為：對(duì)于對(duì)于Rev1.0a 2.5 Gb/s ：Receiver；Driver；CEM: Add-In；CEM: System；Mobile LP: TransmitterUser Defined Using Dynamic Test Points對(duì)于對(duì)于Rev1.1 2.5 Gb/s ：Base: Transmitter；Base: Receiver；CEM: Add-In；CEM: SystemCab

26、le: Transmitter；Cable: Receiver；ExpressModule: System TX；ExpressModule: TX PathUser Defined Using Dynamic Test Points；Reference Clock對(duì)于對(duì)于Gen2 5Gb/s：Base: Transmitter；Base: ReceiverUser Defined Using Dynamic Test Points ；Reference Clock同時(shí)用戶(hù)可以根據(jù)不同的規(guī)范配置時(shí)鐘恢復(fù)的方法，針對(duì)Rev1.1或者2.0分別可以設(shè)置SSC或者Clean Clk的時(shí)鐘恢復(fù)算法。且

27、其時(shí)鐘恢復(fù)的算法已經(jīng)內(nèi)嵌在軟件中，不需要用戶(hù)再進(jìn)行復(fù)雜的設(shè)置，設(shè)置界面如下圖。第 20 頁(yè), 共 29 頁(yè)圖17 RTE-PCIE軟件中時(shí)鐘恢復(fù)方法的設(shè)置界面 其它功能3.2.4其他功能給器件一個(gè)IDPCI Express Compliance Module提供一個(gè)圖形用戶(hù)接口，方便用戶(hù)輸入器件ID和描述。在這個(gè)圖形用戶(hù)界面中輸入的數(shù)據(jù)將會(huì)顯示在一致性測(cè)試報(bào)告中，推薦使用此功能方便各器件測(cè)試結(jié)果的識(shí)別。生成一致性測(cè)試報(bào)告在菜單中選擇Utilities Reports 即可生成完成的一致性測(cè)報(bào)告。4 PCI Express 驅(qū)動(dòng)器（Tx）一致性測(cè)試4.1 測(cè)試準(zhǔn)備發(fā)送端測(cè)試時(shí)一般斷開(kāi)鏈路即斷開(kāi)后

28、端具體接收芯片對(duì)其的影響，用標(biāo)準(zhǔn)的一致性測(cè)試負(fù)載對(duì)其進(jìn)行測(cè)試。TX一致性測(cè)試的負(fù)載如下圖，其中串聯(lián)交流耦合電容為75nF200nF；單端端接電阻50。 第 21 頁(yè), 共 29 頁(yè)圖18 TX一致性測(cè)試負(fù)載當(dāng)終端連接了一個(gè)測(cè)試負(fù)載時(shí)，PCI Express SerDes將自動(dòng)的發(fā)送一致性測(cè)試碼流（見(jiàn)上文定義），這種一致性測(cè)試碼流是640bit的重復(fù)模式。探頭連接的方案可以直接選擇SMA連接,差分或者偽差分都可以，也可以使用帶有一致性測(cè)試負(fù)載的測(cè)試夾具，然后用差分或者單端探頭測(cè)試。4.2信號(hào)指標(biāo)要求4.2.1差分發(fā)送器輸出表3 一致性測(cè)試序列4.2.2發(fā)送器一致性眼圖針對(duì)不同的規(guī)范和子規(guī)范，PC

29、I-SIG定義了不同的模板，以根據(jù)模板進(jìn)行一致性測(cè)試，所有的眼圖測(cè)試結(jié)果都必須符合模板的測(cè)試要求。不同的應(yīng)用環(huán)境不同的測(cè)試點(diǎn)，模板也會(huì)不同，這可以在RTE-PCIE軟件中選擇。下面就是針對(duì)REV 1.0a Base Specification的Transmitter端制定的模板，圖中大方框（虛線(xiàn)）為跳變位的模板，小方框（實(shí)線(xiàn)）為非跳變位（去加重位）的模板，示波器可以分別顯示這兩個(gè)模板的適配情況。通過(guò)兩個(gè)波形能夠看出預(yù)加重或去加重之后的信號(hào)情況。第 22 頁(yè), 共 29 頁(yè)圖19 發(fā)送器一致性眼圖4.3進(jìn)行 TX 一致性測(cè)試在同一次的采樣中可以同時(shí)選擇和運(yùn)行所有的發(fā)送器測(cè)量項(xiàng)目。步驟如下：1)選

30、擇Measurements Select.2)根據(jù)實(shí)際使用的探頭選擇探頭類(lèi)型為Differential 還是 Single Ended 3)從TEST下拉菜單中選擇Driver圖20 測(cè)量選擇菜單設(shè)置4)選擇所有的或需要的測(cè)量項(xiàng)目5)點(diǎn)擊Configure按鈕進(jìn)入Configuration菜單設(shè)置信號(hào)源6)點(diǎn)擊Start按鈕過(guò)一會(huì)屏幕上會(huì)顯示測(cè)試的結(jié)果。下圖為Driver一致性測(cè)試的結(jié)果，圖中所有的測(cè)試項(xiàng)都PASS。第 23 頁(yè), 共 29 頁(yè)圖21 Driver一致性測(cè)試的結(jié)果5 PCI Express 驅(qū)動(dòng)器（Rx）一致性測(cè)試5.1測(cè)試準(zhǔn)備接收端測(cè)量時(shí)一般直接在完整的數(shù)據(jù)鏈路上，用高帶寬差

31、分或者單端探頭進(jìn)行測(cè)試。探頭的位置盡量靠近接收器件引腳；另外假負(fù)載也可以用作終端。示波器和探頭的選擇參考上面的介紹，通道都采用20GS/s的采樣率。5.2信號(hào)指標(biāo)要求5.2.1差分接收器輸入表4 差分接收器輸入指標(biāo)第 24 頁(yè), 共 29 頁(yè)5.2.2接收器一致性眼圖圖22 接收器一致性眼圖5.3進(jìn)行完全的 RX 一致性測(cè)試在同一采樣中可以同時(shí)選擇和運(yùn)行所有的RX測(cè)量項(xiàng)目，測(cè)試步驟如下：1) 選擇Measurements Select.2)根據(jù)所用探頭選擇探頭類(lèi)型Differential 還是 Single Ended3)從Test下拉菜單中選擇Receiver4)選擇所有項(xiàng)目或者需測(cè)試的項(xiàng)目

32、5)點(diǎn)擊Configure按鈕進(jìn)入Configuration菜單設(shè)置信號(hào)源6)點(diǎn)擊Start按鈕開(kāi)始測(cè)試。下圖是Receive一致性測(cè)試的結(jié)果，所有的測(cè)試項(xiàng)PASS。第 25 頁(yè), 共 29 頁(yè)圖23 Receive一致性測(cè)試的結(jié)果6 擴(kuò)頻時(shí)鐘（SSC）和抖動(dòng)的測(cè)試6.1擴(kuò)頻時(shí)鐘（SSC）測(cè)試在PCI-Express 規(guī)范中明確規(guī)定Data rate 可以以+0% 至-0.5%的速率進(jìn)行調(diào)制，調(diào)制頻率為30KHz-33KHz之間。采用了SSC（擴(kuò)頻時(shí)鐘）后可以將Data rate進(jìn)行調(diào)制從而減少EMI,減少系統(tǒng)內(nèi)部的干擾的同時(shí)也減少對(duì)外部的輻射。 在進(jìn)行擴(kuò)頻時(shí)鐘測(cè)試的時(shí)候，由于擴(kuò)頻時(shí)鐘周期大概

33、為30us,需要捕獲2.5Gbps的數(shù)據(jù)，示波器的采樣率至少為20Gbps,捕獲一個(gè)擴(kuò)頻時(shí)鐘周期至少需要20Gb/sX30us=0.6M的存儲(chǔ)深度，為了準(zhǔn)確測(cè)量，一般建議至少捕獲10個(gè)以上的擴(kuò)頻時(shí)鐘周期，所以示波器需要在20Gb/s的采樣率下至少使用6M的存儲(chǔ)深度。 使用泰克的Jitter3 Advanced軟件可以對(duì)SSC（擴(kuò)頻時(shí)鐘）進(jìn)行準(zhǔn)確的測(cè)試分析。測(cè)試過(guò)程如下：1)測(cè)試環(huán)境建立后，引入測(cè)試信號(hào)（要求為實(shí)時(shí)采樣）；2)打開(kāi)示波器的抖動(dòng)測(cè)試軟件TEK Jitter3 Advanced；3)設(shè)置足夠的存儲(chǔ)深度，至少使用6M的存儲(chǔ)深度。4)選擇抖動(dòng)測(cè)量項(xiàng)為T(mén)IE（抖動(dòng)的高級(jí)分析都以TIE為基礎(chǔ)

34、），并使能該項(xiàng)繪圖功能，用來(lái)顯示是否還有其他抖動(dòng)成分存在；5)選擇抖動(dòng)的時(shí)間趨勢(shì)圖測(cè)試，實(shí)行TIE的時(shí)間趨勢(shì)測(cè)量，并使能該項(xiàng)繪圖功能。第 26 頁(yè), 共 29 頁(yè)設(shè)置相應(yīng)的抖動(dòng)濾波器，由于SSC為30K左右，建議將濾波器模型設(shè)置為100KHz的低通濾波，可以將高頻的噪聲濾除，繪出TIE抖動(dòng)隨時(shí)間變化的趨勢(shì)圖，即可得到SSC曲線(xiàn)，如下圖，可以由SSC曲線(xiàn)粗略計(jì)算調(diào)制信號(hào)的頻率，考察調(diào)制信號(hào)波形是否合格。注意注意：此處的濾波是對(duì)調(diào)制后信號(hào)的TIE進(jìn)行低通濾波，僅是將抖動(dòng)中的高頻部分濾掉，并沒(méi)有對(duì)實(shí)際信號(hào)做濾波，以便使低頻的抖動(dòng)趨勢(shì)更加明顯。6)選擇抖動(dòng)的頻譜圖測(cè)試，實(shí)行TIE的頻譜測(cè)量，并使能該項(xiàng)繪圖功能。該項(xiàng)測(cè)試可考察