簡(jiǎn)單加減計(jì)算電路

1、簡(jiǎn)單加/減運(yùn)算電路簡(jiǎn)單加/減運(yùn)算電路1 設(shè)計(jì)主要內(nèi)容及要求1.1 設(shè)計(jì)目的：（1）掌握1位十進(jìn)制數(shù)加法運(yùn)算電路的構(gòu)成、原理與設(shè)計(jì)方法；（2）熟悉QuartusII的仿真方法。1.2 基本要求:（1）實(shí)現(xiàn)二進(jìn)制數(shù)的加/減法；（2）設(shè)計(jì)加數(shù)寄存器A和被加數(shù)寄存器B單元；（3）實(shí)現(xiàn)4bit二進(jìn)制碼加法的BCD調(diào)整；（4）根據(jù)輸入的4bitBCD編碼自動(dòng)判斷是加數(shù)還是被加數(shù)。1.3 發(fā)揮部分:（1）拓展2位十進(jìn)制數(shù)（2）MC存儲(chǔ)運(yùn)算中間值；（3）結(jié)果存儲(chǔ)隊(duì)列；（4）其他。2 設(shè)計(jì)過程及論文的基本要求2.1 設(shè)計(jì)過程的基本要求（1）基本部分必須完成，發(fā)揮部分可任選2個(gè)方向：（2）符合設(shè)計(jì)要求的報(bào)告一份，

2、其中包括邏輯電路圖、實(shí)際接線圖各一份；（3）設(shè)計(jì)過程的資料、草稿要求保留并隨設(shè)計(jì)報(bào)告一起上交；報(bào)告的電子檔需全班統(tǒng)一存盤上交。2.2 課程設(shè)計(jì)論文的基本要求（1）參照畢業(yè)設(shè)計(jì)論文規(guī)范打印，文字中的小圖需打印。項(xiàng)目齊全、不許涂改，不少于3000字。圖紙為A3，附錄中的大圖可以手繪，所有插圖不允許復(fù)印。（2）裝訂順序：封面、任務(wù)書、成績(jī)?cè)u(píng)審意見表、中文摘要、關(guān)鍵詞、目錄、正文（設(shè)計(jì)題目、設(shè)計(jì)任務(wù)、設(shè)計(jì)思路、設(shè)計(jì)框圖、各部分電路及參數(shù)計(jì)算（重要）、工作過程分析、元器件清單、主要器件介紹）、小結(jié)、參考文獻(xiàn)、附錄（邏輯電路圖與實(shí)際接線圖）。摘要 當(dāng)今的社會(huì)是信息化的社會(huì)，也是數(shù)字化的社會(huì)，各種數(shù)字化的電

3、器與設(shè)備越來越普及，人們的大部分生活都依賴于這些數(shù)字化的設(shè)備。而隨著科技的發(fā)達(dá)，這些數(shù)字設(shè)備的功能越來越強(qiáng)大，程序越來越復(fù)雜。但是我們都知道各種復(fù)雜的運(yùn)算都是從簡(jiǎn)單的加減運(yùn)算衍生出來的。 經(jīng)過半學(xué)期的數(shù)字電子技術(shù)基礎(chǔ)的學(xué)習(xí)，我們對(duì)數(shù)字電子技術(shù)的理論知識(shí)有了一定的了解。在這個(gè)時(shí)刻，將理論結(jié)合實(shí)際的欲望，便顯得更加迫切，而此時(shí)的課設(shè)安排正好可以幫助我們將理論結(jié)合實(shí)際，將夢(mèng)想變成現(xiàn)實(shí)。本次的簡(jiǎn)單運(yùn)算電路是基于Quartus仿真軟件而設(shè)計(jì)的，而每一個(gè)仿真軟件都有它自己的特色與優(yōu)缺點(diǎn)。所以Quartus仿真軟件的特點(diǎn)決定了我們不能簡(jiǎn)單的利用利用開關(guān)控制數(shù)據(jù)的傳遞，而是要設(shè)計(jì)寄存器的CP脈沖的頻率來控制數(shù)

4、據(jù)的輸入與輸出。而設(shè)計(jì)簡(jiǎn)單加/減運(yùn)算電路，必須考慮到加法和減法的問題。加法可以簡(jiǎn)單的通過一個(gè)全加器就能實(shí)現(xiàn)，而減法則需要被減數(shù)轉(zhuǎn)換成補(bǔ)碼再減去2n才可實(shí)現(xiàn)。而最后的結(jié)果需要以8421BCD碼的形式來輸出，所以計(jì)算結(jié)果大于9時(shí)需要加上6（即0110）才可以。所以我設(shè)計(jì)的電路圖首先是使用四個(gè)輸入來構(gòu)成一位十進(jìn)制數(shù)的二進(jìn)制碼，然后通過設(shè)計(jì)寄存器CP脈沖的頻率來使所形成的二進(jìn)制碼在不同的時(shí)間分別進(jìn)入寄存器A和寄存器B，接著為了是延遲時(shí)間降到最小，我設(shè)計(jì)將寄存器A,B中的數(shù)輸入寄存器C，在一起出給運(yùn)算電路。在運(yùn)算電路中，我又設(shè)置了一個(gè)脈沖，通過這個(gè)脈沖的高低電位來選擇使用加法電路或是減法電路。最后輸出的

5、數(shù)經(jīng)過處理再輸入8位全加器8fadd進(jìn)行相加后以8421BCD碼的形式輸出。 設(shè)計(jì)方案包括三個(gè)模塊：分別是數(shù)據(jù)輸入部分，加/減運(yùn)算部分，數(shù)據(jù)輸出部分。關(guān)鍵詞：全加器（74283），寄存器A/B（74175），寄存器C（74244），8位全加器8fadd，加法運(yùn)算電路，減法運(yùn)算電路，8421BCD碼轉(zhuǎn)換電路。目錄簡(jiǎn)單加/減運(yùn)算電路III1 設(shè)計(jì)主要內(nèi)容及要求III2 設(shè)計(jì)過程及論文的基本要求III3 時(shí)間進(jìn)度安排III數(shù)字電子技術(shù) 課程設(shè)計(jì)成績(jī)?cè)u(píng)定表IV摘要V1 設(shè)計(jì)任務(wù)描述11.1課程設(shè)計(jì)題目：簡(jiǎn)單加/減運(yùn)算電路11.2 設(shè)計(jì)主要內(nèi)容及要求12 設(shè)計(jì)思路23設(shè)計(jì)方框圖44 各部分電路設(shè)計(jì)及參數(shù)

6、調(diào)整54.1各部分電路設(shè)計(jì)54.2各部分參數(shù)調(diào)整165 簡(jiǎn)單加/減運(yùn)算電路過程分析175.1簡(jiǎn)單加/減運(yùn)算總電路圖：175.2電路圖的工作過程分析176 元器件清單227主要元器件介紹237.1寄存器74175簡(jiǎn)單介紹：237.2寄存器74244簡(jiǎn)單介紹：247.3全加器74283簡(jiǎn)單介紹：257.4加法器8fadd簡(jiǎn)單介紹：26課程設(shè)計(jì)總結(jié)28致 謝29參考文獻(xiàn)30附錄31簡(jiǎn)單加/減運(yùn)算總電路圖31III簡(jiǎn)單加/減運(yùn)算電路1 設(shè)計(jì)任務(wù)描述1.1課程設(shè)計(jì)題目：簡(jiǎn)單加/減運(yùn)算電路1.2 設(shè)計(jì)主要內(nèi)容及要求1.2.1設(shè)計(jì)目的：（1）掌握1位十進(jìn)制數(shù)加法運(yùn)算電路的構(gòu)成、原理與設(shè)計(jì)方法；（2）熟悉Qu

7、artusII的仿真方法。1.2.2基本要求：（1）實(shí)現(xiàn)二進(jìn)制數(shù)的加/減法；（2）設(shè)計(jì)加數(shù)寄存器A和被加數(shù)寄存器B單元；（3）實(shí)現(xiàn)4bit二進(jìn)制碼加法的BCD調(diào)整；（4）根據(jù)輸入的4bitBCD編碼自動(dòng)判斷是加數(shù)還是被加數(shù)。1.2.3發(fā)揮部分：（1）拓展2位十進(jìn)制數(shù)（2）MC存儲(chǔ)運(yùn)算中間值；（3）結(jié)果存儲(chǔ)隊(duì)列；（4）其他。2 設(shè)計(jì)思路第一步：查資料 由于我們使用的是Quartus仿真軟件，這個(gè)軟件比較新穎。所以可以說，經(jīng)過兩天的圖書館與網(wǎng)絡(luò)的地毯式搜索，我發(fā)現(xiàn)并沒有現(xiàn)成的資料。但是我們并不是一無所獲的，在查資料過程中，我們漸漸的領(lǐng)悟到了簡(jiǎn)單加減運(yùn)算電路的原理。其實(shí)簡(jiǎn)單加減運(yùn)算電路首先簡(jiǎn)單需要加

8、數(shù)(減數(shù))、被加數(shù)(被減數(shù))的輸入，然后將其分別存入寄存器中，再一同進(jìn)入加（減）法運(yùn)算電路中進(jìn)行計(jì)算，最后輸出的數(shù)值進(jìn)行8421BCD碼轉(zhuǎn)換輸出即可。第二步：構(gòu)建電路基本思路整個(gè)電路的核心內(nèi)容和部分是由加法電路和減法電路構(gòu)成的，我使用的是加減分離的思路，加法是一部分，減法是另一部分的電路，。它是由一支脈沖（C）來控制的：高電位時(shí)執(zhí)行減法電路； 低電位時(shí)執(zhí)行加法電路。圖2.1加/減計(jì)算執(zhí)行電路第三步：構(gòu)建電路基本框架輸入部分：原本我計(jì)劃十四線的編碼器74147來實(shí)現(xiàn)一位十進(jìn)制數(shù)的輸入，但是不能實(shí)現(xiàn)十進(jìn)制數(shù)0的輸出，于是后來我直接使用4個(gè)脈沖輸入來構(gòu)成一位十進(jìn)制數(shù)的二進(jìn)制碼，然后通過設(shè)計(jì)寄存器CP

9、脈沖的頻率來使所形成的二進(jìn)制碼在不同的時(shí)間分別進(jìn)入寄存器A和寄存器B中。加減運(yùn)算部分：這是整個(gè)電路設(shè)計(jì)的關(guān)鍵部分，由于是多位的二進(jìn)制計(jì)算，所以必須使用全加器，我使用的是加減分離的思路，加法是一部分，減法是另一部分的電路，他們一個(gè)脈沖來控制，低電位時(shí)執(zhí)行加法，高電位時(shí)執(zhí)行加法。輸出部分：根據(jù)課設(shè)題目要求是將結(jié)果以8421BCD碼的形式輸出，所以需要將運(yùn)算電路所得出的二進(jìn)制結(jié)果加以轉(zhuǎn)換，使之變成8421BCD碼的結(jié)果。第四步：完善電路為了減少延遲時(shí)間，我特地使用了第三個(gè)寄存器（74244），它是一個(gè)8輸入8輸出寄存器，我寄希望它能夠?qū)⒓拇嫫鰽B中的數(shù)一起送入運(yùn)算電路，以減少結(jié)果的延遲。圖2.2加減

10、運(yùn)算電路的基本框架圖3設(shè)計(jì)方框圖數(shù)值輸入寄存器A寄存器B寄存器C(74244)加法計(jì)算電路減法計(jì)算電路8421BCD碼轉(zhuǎn)換結(jié)果輸出圖3.1原理方框圖4 各部分電路設(shè)計(jì)及參數(shù)調(diào)整4.1各部分電路設(shè)計(jì)4.1.1數(shù)據(jù)輸入電路設(shè)計(jì)關(guān)于數(shù)據(jù)輸入部分，我采用的是直接由4個(gè)脈沖輸入來構(gòu)成一位十進(jìn)制數(shù)的二進(jìn)制碼，再設(shè)計(jì)寄存器CP脈沖的頻率來使所形成的二進(jìn)制碼在不同的時(shí)間分別進(jìn)入寄存器A和寄存器B中。為了減少計(jì)算結(jié)果的延遲，我又設(shè)計(jì)將這兩個(gè)寄存器中的值輸入寄存器C（74244）中，然后一起送入運(yùn)算電路。（a）寄存器AB的選擇：我選擇的寄存器是74175，此寄存器是4-8線寄存器，而我只需要4個(gè)輸出端，所以可以讓

11、其他四個(gè)輸出端懸空就可。圖4.1.1 寄存器74175的使用圖4.1.2寄存器74175的參數(shù)設(shè)置圖4.1.3 寄存器74175的仿真結(jié)果 由圖4.1.2和圖4.1.3可知寄存器74175的工作原理， 關(guān)于74175元件，我們所需的功能的原理如下：CLRNCLK輸入輸出LXXLHLXQ0HHQ1Q1由此可知，我們使用此寄存器存數(shù)的時(shí)候，CLRN端和CLK端都必須是處于高電位的狀態(tài)。（b）寄存器C的選擇：我選擇的寄存器是74244，此寄存器是8-8線寄存器，可以同時(shí)存儲(chǔ)由寄存器AB送來的數(shù)，并且一同輸出去。圖4.1.4 寄存器74244的使用圖4.1.5寄存器74244的參數(shù)設(shè)置圖4.1.6寄存

12、器74244的仿真結(jié)果 由圖4.1.5和圖4.1.6可知寄存器74244的工作原理， 關(guān)于元件74244，我們所需的功能的原理如下：1GN2GN輸入X輸入W輸出Y輸出ZLLQ1Q2Q1Q2LHQ1X Q1ZHLX Q2ZQ2HHX XZZ根據(jù)此表，我們可以一目了然的知道,1GN控制X、Y;2GN控制W、Z:低電平時(shí)輸出數(shù)值，高電平時(shí)輸出Z。（C）輸入部分的電路設(shè)計(jì)：圖4.1.7 輸入部分的電路設(shè)計(jì)圖4.1.8輸入部分電路的參數(shù)設(shè)置圖4.1.9輸入部分的電路仿真結(jié)果設(shè)計(jì)原理：首先，由4個(gè)輸入脈沖來構(gòu)成一位十進(jìn)制數(shù)的二進(jìn)制碼，然后通過設(shè)計(jì)寄存器CP脈沖的頻率來使所形成的二進(jìn)制碼在不同的時(shí)間分別進(jìn)入

13、寄存器A和寄存器B中。然后再設(shè)置寄存器74244的CP脈沖頻率傳送這兩個(gè)一位十進(jìn)制的二進(jìn)制碼。其頻率設(shè)置可以見圖4.1.8，即：寄存器A的頻率可以是寄存器B頻率的2倍： fA=2fB寄存器C的頻率可以等于寄存器B頻率： fc=fB（注意：由于寄存器C低電平有效，寄存器B為上升邊沿存數(shù)，所以兩者頻率的相位必須相差180度）結(jié)果如圖4.1.9，其中綠色陰影部分就是我們所需要輸入的數(shù)值。如果需要不同的輸入，我們可以通過設(shè)置X來實(shí)現(xiàn)。4.1.2加減運(yùn)算部分設(shè)計(jì)關(guān)于加減運(yùn)算電路，我使用的是加減分離的思路，加法是一部分，減法是另一部分的電路，他們一個(gè)控制脈沖來控制，低電位時(shí)執(zhí)行加法，高電位時(shí)執(zhí)行加法。圖4

14、.1.10 加減運(yùn)算電路設(shè)計(jì)總圖（a）加減選擇電路（圖4.1.10紅色方框部分）：這是由16個(gè)與門、一個(gè)非門和一個(gè)控制脈沖組成的。設(shè)計(jì)原理：根據(jù)0-1定律有：A0=0 A1=A ，所以： 當(dāng)控制脈沖（kong）為低電平時(shí)， 下面8個(gè)與門的輸出均為低電平，對(duì)其后面的電路無操作；而因?yàn)橹虚g非門的轉(zhuǎn)換，是上半部分的8個(gè)與門執(zhí)行的是A1=A，所以輸出的是原來的數(shù)值，再進(jìn)入加法電路進(jìn)行加法運(yùn)算。 當(dāng)控制脈沖（kong）為高電平時(shí)， 下面8個(gè)與門進(jìn)行A1=A運(yùn)算，所以輸出的全是原來的數(shù)值，再進(jìn)入減法電路進(jìn)行減法運(yùn)算；而因?yàn)橹虚g非門的轉(zhuǎn)換，是上半部分的8個(gè)與門執(zhí)行A0=0，導(dǎo)致輸出均為低電平，對(duì)其后面的電路

15、無操作。（b）加法電路：加法電路非常簡(jiǎn)單，可以直接將寄存器C中的數(shù)值接入加法器中，再在加法器后面接輸出即可。在這里我采用的器件是集成4位超前進(jìn)位加法器74283。它可以實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)的相加。而且全加器74283的功能及其強(qiáng)大，可以通過設(shè)置CIN端的電壓高低來實(shí)現(xiàn)加法或減法。圖4.1.11 全加器74283的使用圖4.1.12全加器74283的參數(shù)設(shè)置圖4.1.13全加器74283的仿真結(jié)果由圖4.1.13可知，在全加器74283中： CIN端口接低電平時(shí)(即藍(lán)色陰影部分)，執(zhí)行加法后加0；而接高電平時(shí)，加法器執(zhí)行的是在加法運(yùn)算后加1。 在輸出端口中， COUT為進(jìn)位端。當(dāng)結(jié)果大于15時(shí)，

16、它會(huì)變成高電平，實(shí)現(xiàn)進(jìn)位。（c）減法電路：由二進(jìn)制數(shù)的算術(shù)運(yùn)算方法與教科書電子技術(shù)基礎(chǔ)：數(shù)字部分（第五版）1可知，減法運(yùn)算的原理是將減法運(yùn)算變成加法運(yùn)算進(jìn)行的。上面提到全加器74283加法運(yùn)算器既能實(shí)現(xiàn)加法運(yùn)算，又可以通過改進(jìn)實(shí)現(xiàn)減法運(yùn)算，從而可以簡(jiǎn)化邏輯電路結(jié)構(gòu)。圖4.1.14減法運(yùn)算電路圖4.1.15（A）減法運(yùn)算電路仿真結(jié)果(結(jié)果為正)圖4.1.15（B）減法運(yùn)算電路仿真結(jié)果(結(jié)果為負(fù))設(shè)計(jì)原理：若n位二進(jìn)制的原碼為N原，則與它相對(duì)應(yīng)的2的補(bǔ)碼為：N補(bǔ)=2n-N原（4.1）補(bǔ)碼與反碼的關(guān)系式：N補(bǔ)=N反+1（4.2）設(shè)兩個(gè)數(shù)A、B相減，利用式（4.1）和式（4.2）可得：A-B=A+B補(bǔ)

17、-2n=A+B反+1-2n（4.3）此式表明，A減B可由A加B的補(bǔ)碼并減2n完成。所以：根據(jù)式（4.3），我們可以利用全加器74283來設(shè)計(jì)一個(gè)減法運(yùn)算電路。首先，我們需要把被減數(shù)轉(zhuǎn)變?yōu)樗姆创a再加1，所以我們要在B輸入端口前加4個(gè)非門來實(shí)現(xiàn)反碼的轉(zhuǎn)換，再將全加器74283的CIN端輸入脈沖設(shè)為高電平就能實(shí)現(xiàn)結(jié)果加1，這樣補(bǔ)碼就可實(shí)現(xiàn)了。此部分電路圖設(shè)計(jì)如下：圖4.1.16補(bǔ)碼轉(zhuǎn)換電路由于2n=24=(10000)B，相加結(jié)果與2n相減只能由加法器進(jìn)位輸出信號(hào)完成。當(dāng)進(jìn)位輸出信號(hào)為1時(shí)，它與2n的差為0；當(dāng)進(jìn)位輸出信號(hào)為0時(shí)，它與2n的差值為1，同時(shí)還應(yīng)發(fā)出借位信號(hào)。因此，只要將進(jìn)位信號(hào)取反即

18、實(shí)現(xiàn)了減2n的運(yùn)算，取反后的輸出為1時(shí)需要借位，故其結(jié)果也可當(dāng)作借位信號(hào)。當(dāng)借位信號(hào)為1時(shí)，表示差值為負(fù)數(shù)；當(dāng)借位信號(hào)為0時(shí)，差值為正數(shù)。設(shè)A、B兩數(shù)相減：當(dāng)A-B0時(shí)，所得的差值就是差的原碼，借位信號(hào)為0；當(dāng)A-B0時(shí)，分析其運(yùn)算結(jié)果可知：前者的運(yùn)算結(jié)果剛好是后者的絕對(duì)值的補(bǔ)碼。要使差值以原碼形式輸出，則需要對(duì)減法運(yùn)算的結(jié)果進(jìn)行轉(zhuǎn)換。根據(jù)前面可知，將補(bǔ)碼再求補(bǔ)得原碼。此部分的電路圖如下：圖4.1.17輸出求補(bǔ)電路（d）加/減運(yùn)算電路：在研究加法運(yùn)算與減法運(yùn)算之后，經(jīng)過整理，我們的加/減運(yùn)算電路圖已經(jīng)呼之欲出了： 圖4.1.18 加/減運(yùn)算電路圖圖4.1.19 加/減運(yùn)算電路仿真結(jié)果由圖4.1

19、.18可知，控制脈沖的高低電平控制著加數(shù)和被加數(shù)的走向，低電平的時(shí)候就送入加法運(yùn)算電路；高電平的時(shí)候就送入減法運(yùn)算。一旦兩者被送入一個(gè)電路圖，就會(huì)加以計(jì)算然后輸出一個(gè)二進(jìn)制的運(yùn)算結(jié)果。 在進(jìn)行減法運(yùn)算時(shí)，為了區(qū)分運(yùn)算結(jié)果是正數(shù)還是負(fù)數(shù)，我們必須設(shè)置一個(gè)符號(hào)端口。我們可以在減法電路中的第一片74283上大做文章：在第一片74283后的非門后面加一個(gè)與門的輸出，與門的另一端輸入與第一片74283的CIN端相連接。由于是減法運(yùn)算，上面內(nèi)容有過介紹，第一片74283上的CIN端連接的是高電平，又因?yàn)锳1=A，所以此與門出來的結(jié)果均與cout端輸出的值的非相同。如果此時(shí)如果借位信號(hào)是0（不需借位），結(jié)果

20、為正數(shù)，反之，則為負(fù)數(shù)。4.1.3 8421BCD碼轉(zhuǎn)換電路部分在整個(gè)過程中，從數(shù)值輸入到運(yùn)算結(jié)果輸出，我們都是用二進(jìn)制的形式來運(yùn)行得。但是課設(shè)要求的是最后結(jié)果要以8421BCD碼的形式輸出，所以，我們必須設(shè)計(jì)相關(guān)的電路來實(shí)現(xiàn)這一轉(zhuǎn)換，然后在將結(jié)果輸出。首先，我們要弄清楚8421BCD碼與二進(jìn)制數(shù)無關(guān)，與其有直接關(guān)系的是十進(jìn)制數(shù)。然而我們要實(shí)現(xiàn)的二進(jìn)制碼與8421BCD碼之間轉(zhuǎn)換，所以我們用加法器8fadd來實(shí)現(xiàn)。加法器8fadd的功能與全加器74283的功能有類似之處，加法器8fadd實(shí)現(xiàn)的是8位的二進(jìn)制數(shù)相加，而全加器74283最多只可以實(shí)現(xiàn) 4位的二進(jìn)制數(shù)相加。由于對(duì)于一位的十進(jìn)制數(shù)來說

21、，它的二進(jìn)制碼與8421BCD碼是一樣的。所以，我們要轉(zhuǎn)換的是大于9的十進(jìn)制數(shù)的二進(jìn)制代碼。由于十進(jìn)制與8421BCD碼都是大于9之后就產(chǎn)生進(jìn)位，而二進(jìn)制碼要大于15才產(chǎn)生進(jìn)位，所以我們要在從1010開始到10010之間的二進(jìn)制數(shù)轉(zhuǎn)換為8421BCD碼的時(shí)候，在其二進(jìn)制代碼的基礎(chǔ)上加0110，這樣就可以實(shí)現(xiàn)與二進(jìn)制數(shù)與8421BCD碼之間的轉(zhuǎn)換了。由于加減運(yùn)算電路輸出結(jié)果是5位的二進(jìn)制數(shù)，我們?cè)O(shè)從高位到低位的輸出分別為S5、S4、S3、S2、S1。有之前的分析可知從00000到01001的二進(jìn)制碼與8421BCD碼表示方式是一樣的，所以此時(shí)不需要加上0110 。但是從01010到10010之間

22、的二進(jìn)制碼就需要加0110。 所以根據(jù)這兩組數(shù)的特點(diǎn)進(jìn)行分析，畫卡諾圖，來判斷到底在什么情況下才加0110：1.當(dāng)S5為1的時(shí)候，不論S4、S3、S2、S1 是何數(shù)，都需要加0110；2.當(dāng)S5為0的時(shí)候，那么，接下來就要看S4的情況:如果S4為0，那么不論S3、S2、S1是什么都不需要加0110；當(dāng)S4為1時(shí)，則S3、S2至少有一個(gè)是1，否則不加0110。綜上所述:加0110的條件是：S3與S2相或后的結(jié)果和S4相與，輸出的結(jié)果再和S5相或，若此結(jié)果輸出為1，則需要加0110，否則加0000。所以，連接電路圖的方法是：將S1、S2、S3、S4、S5分別與8fadd的A1、A2、A3、A4、A

23、5相連接，然后使用與門和或門實(shí)現(xiàn)判斷是否加0110的條件，并將輸出的結(jié)果接到B2 、B3上，這樣我們就實(shí)現(xiàn)了8421BCD碼的轉(zhuǎn)換。接線方式如下圖4.1.20：圖4.1.20 8421BCD碼轉(zhuǎn)換電路圖圖4.1.21 8421BCD碼轉(zhuǎn)換電路仿真結(jié)果根據(jù)圖4.1.21的藍(lán)色陰影部分可知，當(dāng)數(shù)值大于9時(shí)，電路真的自動(dòng)加了0110，所以我們的設(shè)計(jì)準(zhǔn)確無誤。4.2各部分參數(shù)調(diào)整數(shù)值輸入部分的脈沖頻率調(diào)節(jié)：寄存器A的頻率可以是寄存器B頻率的2倍： fA=2fB寄存器C的頻率可以等于寄存器B頻率： fc=fB（注意：由于寄存器C低電平有效，寄存器B為上升邊沿存數(shù)，所以兩者頻率的相位必須相差180度）減法

24、運(yùn)算部分的設(shè)計(jì)轉(zhuǎn)換：由二進(jìn)制數(shù)的算術(shù)運(yùn)算方法與教科書電子技術(shù)基礎(chǔ)：數(shù)字部分（第五版）1可知：若n位二進(jìn)制的原碼為N原，則與它相對(duì)應(yīng)的2的補(bǔ)碼為：N補(bǔ)=2n-N原（4.1）補(bǔ)碼與反碼的關(guān)系式：N補(bǔ)=N反+1（4.2）設(shè)兩個(gè)數(shù)A、B相減，利用式（4.1）和式（4.2）可得：A-B=A+B補(bǔ)-2n=A+B反+1-2n（4.3）此式表明，A減B可由A加B的補(bǔ)碼并減2n完成。5 簡(jiǎn)單加/減運(yùn)算電路過程分析5.1簡(jiǎn)單加/減運(yùn)算總電路圖：圖5.1 簡(jiǎn)單加/減運(yùn)算總電路圖5.2電路圖的工作過程分析整體簡(jiǎn)單描述： 本電路圖主要用了2個(gè)寄存器74175,1個(gè)寄存器74244，3個(gè)全加器74283,1個(gè)加法器8fa

25、dd。實(shí)現(xiàn)了兩個(gè)一位十進(jìn)制數(shù)的相加（減），并且將結(jié)果轉(zhuǎn)化為8421BCD碼的形式輸出。 由于思路與原理在上面講得很詳細(xì)，所以這里主要是展示電路的仿真結(jié)果及部分細(xì)節(jié)解釋。為了方便解釋整體電路，我又設(shè)置了一個(gè)測(cè)試電路：圖5.2 簡(jiǎn)單加/減運(yùn)算的測(cè)試電路圖其中：數(shù)據(jù)輸入：X4,X3,X2,X1;寄存器輸出：A4，A3，A2，A1與B4，B3，B2，B1;運(yùn)算電路輸出：Z5，Z4，Z3，Z2，Z1;電路總的計(jì)算結(jié)果：Y9，Y8，Y7，Y6，Y5，Y4，Y3，Y2，Y11 寄存器C輸出的仿真結(jié)果：當(dāng)clk1 出現(xiàn)上升邊沿時(shí)，4位數(shù)據(jù)X4,X3,X2,X1進(jìn)入寄存器A；同理，當(dāng)clk2出現(xiàn)上升邊沿時(shí)，4位

26、數(shù)據(jù)X4,X3,X2,X1進(jìn)入寄存器B；然后當(dāng)時(shí)鐘脈沖d出現(xiàn)下降邊沿時(shí)，寄存器AB中的數(shù)會(huì)一起進(jìn)入寄存器C，在一起進(jìn)入加減運(yùn)算電路。此過程可以用一個(gè)表格簡(jiǎn)單表示：DClk1Clk2輸入X寄存器A寄存器B寄存器CHXXQ1 ,Q2Q0Q0H,HLXQ1, Q2Q1Q0Q1, Q0LXQ1, Q2Q0Q2Q0, Q2LQ1, Q2Q1Q2Q1, Q2(PS:X表示穩(wěn)定的一個(gè)電位，無論高低電位)2 加減運(yùn)算電路的二進(jìn)制仿真結(jié)果： 加法：減法：由上述兩圖可知：信號(hào)脈沖Kong執(zhí)行的運(yùn)算L加法H減法3 兩個(gè)一位十進(jìn)制數(shù)相加的8421BCD碼仿真結(jié)果：4 兩個(gè)一位十進(jìn)制數(shù)相減的8421BCD碼仿真結(jié)果:5

27、 連續(xù)一位十進(jìn)制數(shù)相加的8421BCD碼仿真結(jié)果:6 連續(xù)一位十進(jìn)制數(shù)相減的8421BCD碼仿真結(jié)果:(7)連續(xù)一位十進(jìn)制數(shù)相加減的8421BCD碼仿真結(jié)果： 6 元器件清單序號(hào)名稱型號(hào)數(shù)量14-8線寄存器74175228-8線寄存器74244134位加法器74183344位加法器8fadd15二輸入與門AND2186二輸入或門OR277非門NOT58二輸入異或門XOR47主要元器件介紹7.1寄存器74175簡(jiǎn)單介紹：7.1 .1寄存器74175的原理介紹圖7.1.1寄存器74175封裝引腳圖 圖7.1.2寄存器74175真值表 7.1.2 寄存器74175內(nèi)部原理圖： 7.2寄存器74244

28、簡(jiǎn)單介紹：7.2.1寄存器74244原理介紹：圖7.2.1 74244封裝引腳圖 圖7.2.2 74244真值表 7.2.2 寄存器74244的內(nèi)部原理圖：7.3全加器74283簡(jiǎn)單介紹：7.3.1全加器74283原理介紹： 圖7.3.1 全加器74283封裝引腳圖 圖7.3.2全加器74283真值表7.3.2 全加器74283的內(nèi)部原理圖7.4加法器8fadd簡(jiǎn)單介紹：8位全加器8fadd是Quartus II開發(fā)軟件中的宏模塊運(yùn)算電路宏模塊，它在Quartus II開發(fā)軟件中的代碼內(nèi)容為：TITLE Top-level file for the 8fadd macrofunction. C

29、hooses a device-family optimized implementation.; FUNCTION p8fadd (cin, a8.1, b8.1) RETURNS (cout, sum8.1);FUNCTION f8fadd (cin, a8.1, b8.1) RETURNS (cout, sum8.1);PARAMETERS(DEVICE_FAMILY);INCLUDE aglobal.inc;SUBDESIGN 8fadd(cin : INPUT = GND;a8.1 : INPUT = GND;b8.1 : INPUT = GND;cout : OUTPUT;sum8

30、.1 : OUTPUT;)VARIABLEIF (FAMILY_FLEX() = 1) GENERATEsub : f8fadd;ELSE GENERATEsub : p8fadd;END GENERATE;BEGINIF (USED(cin) GENERATEsub.cin = cin;END GENERATE;IF (USED(a1) GENERATEsub.a1 = a1;END GENERATE;IF (USED(a2) GENERATEsub.a2 = a2;END GENERATE;IF (USED(a3) GENERATEsub.a3 = a3;END GENERATE;IF (

31、USED(a4) GENERATEsub.a4 = a4;END GENERATE;IF (USED(a5) GENERATEsub.a5 = a5;END GENERATE;IF (USED(a6) GENERATEsub.a6 = a6;END GENERATE;IF (USED(a7) GENERATEsub.a7 = a7;END GENERATE;IF (USED(a8) GENERATEsub.a8 = a8;END GENERATE;IF (USED(b1) GENERATEsub.b1 = b1;END GENERATE;IF (USED(b2) GENERATEsub.b2

32、= b2;END GENERATE;IF (USED(b3) GENERATEsub.b3 = b3;END GENERATE;IF (USED(b4) GENERATEsub.b4 = b4;END GENERATE;IF (USED(b5) GENERATEsub.b5 = b5;END GENERATE;IF (USED(b6) GENERATEsub.b6 = b6;END GENERATE;IF (USED(b7) GENERATEsub.b7 = b7;END GENERATE;IF (USED(b8) GENERATEsub.b8 = b8;END GENERATE;cout =

33、 sub.cout;sum8.1 = sub.sum8.1;END;課程設(shè)計(jì)總結(jié)數(shù)電課程設(shè)計(jì)已經(jīng)在不知不覺中結(jié)束了,因?yàn)閯傞_學(xué)的緣故,一開始，我還深處放假悠閑自得的狀態(tài)中，所以導(dǎo)致在課設(shè)這一周的后幾天時(shí)間里過的苦不堪言：一直在為了電路圖的完成而焦急。在這緊張又繁忙的一周時(shí)間里，我們既有因?qū)﹄娐吩聿焕斫馐敲Ｈ慌c焦急，也有因解決出各種復(fù)雜的問題而取得一絲進(jìn)步的喜悅與驕傲；既有因意見不同而相互爭(zhēng)論，也有因相互幫助克服困難而釋然。總而言之，在這一周的課設(shè)時(shí)間里，不僅讓我重新感受到了對(duì)學(xué)習(xí)的渴望與追求，而且，讓我體驗(yàn)到了團(tuán)隊(duì)精神的強(qiáng)大。這學(xué)期一開學(xué)就開始的數(shù)電課設(shè)，我們的任務(wù)是設(shè)計(jì)一個(gè)簡(jiǎn)單加減運(yùn)算電路。所以在這一周時(shí)間里，我們所學(xué)到的知識(shí)并不只只局限于數(shù)電書本上的知識(shí)，由于我們所做的電路題目在書本上，在網(wǎng)絡(luò)上基本找不到現(xiàn)成的資料。面對(duì)來自各個(gè)書本、網(wǎng)頁(yè)上的零零散散的信息，這一方面考驗(yàn)了我們的搜索資料的能力，另一方面更是考驗(yàn)了我們整理歸納資料的能力。最最重要的是，面對(duì)無資料的窘境，如何憑借自己對(duì)于數(shù)電一些皮毛的了解來設(shè)計(jì)電路？這對(duì)于我們?nèi)齻€(gè)人來說，都是一個(gè)挑戰(zhàn)。在進(jìn)行課設(shè)的5天時(shí)間，我們每天都在圖書館，教室里討論著自己又有了些什么想法，討論著這里那里又有些疑問。在這5天的時(shí)間里，我們有因?yàn)槔蠋煹囊痪湓挼姆穸ǘ趩?，有因老師的一?/p>