數(shù)字設(shè)計(jì)原理與實(shí)踐后習(xí)題答案

1、第1 章習(xí)題參考答案:1-6 一個(gè)電路含有一個(gè)2 輸入與門（AND2），其每個(gè)輸入/輸出端上都連接了一個(gè)反相器；畫出該電路的邏輯圖，寫出其真值表；能否將該電路簡化？解：電路圖和真值表如下：由真值表可以看出，該電路與一個(gè)2 輸入或門（OR2）相同。第2 章習(xí)題參考答案:2.2 將下面的八進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)和十六進(jìn)制數(shù)。(a) 12348=1 010 011 1002=29C16(b) 1746378=1 111 100 110 011 1112=F99F16(c) 3655178=11 110 101 101 001 1112=1EB4F16(d) 25353218=10 101 011 10

2、1 011 010 0012=ABAD116(e) 7436.118=111 100 011 110.001 0012=F1E.2416(f) 45316.74748=100 101 011 001 110.111 100 111 12=4ACE.F2C162.3 將下面的十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)和八進(jìn)制數(shù)。(a) 102316=1 0000 0010 00112=100438(b) 7E6A16=111 1110 0110 10102=771528 (c) ABCD16=1010 1011 1100 11012=1257158(d) C35016=1100 0011 0101 00002=1

3、415208(e)9E36.7A16=1001 1110 00110110.0111 10102=117066.3648(f)DEAD.BEEF16=1101 1110 1010 1101.1011 1110 1110 11112=157255.57567482.5 將下面的數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)。(a) 11010112=107 (b) 1740038=63491 (c) 101101112=183(d) 67.248=55.3125 (e)10100.11012=20.8125 (f)F3A516=62373(g) 120103=138 (h) AB3D16=43837 (i) 71568=36

4、94(j) 15C.3816=348.218752.6 完成下面的數(shù)制轉(zhuǎn)換。(a) 125= 1 111 1012 (b) 3489= 66418 (c) 209= 11 010 0012(d) 9714= 227628 (e) 132= 10 000 1002 (f) 23851= 5D2B16(g) 727= 104025 (h) 57190=DF6616 (i) 1435=26338(j) 65113=FE59162.7 將下面的二進(jìn)制數(shù)相加，指出所有的進(jìn)位：(a) S：1001101 C：100100(b) S: 1010001 C: 1011100(c) S: 101000000 C

5、: 111111110(d) S: 11011111 C: 110000002.8 利用減法而不是加法重復(fù)訓(xùn)練題2.7，指出所有的借位而不是進(jìn)位：(a) D：011 001 B：110000 (b) D：111 101 B：1110000(c) D：10000110 B：00111000 (d) D：1101101 B：111100102.11 寫出下面每個(gè)十進(jìn)制數(shù)的8 位符號數(shù)值，二進(jìn)制補(bǔ)碼，二進(jìn)制反碼表示。(a) +25 原碼: 0001 1001 反碼: 0001 1001 補(bǔ)碼: 0001 1001(b) +120 0111 1000 0111 1000 0111 1000(c) +8

6、2 0101 0010 0101 0010 0101 0010(d) 42 10101010 11010101 11010110(e) 6 1000 0110 1111 1001 11111010(f) 111 1110 1111 1001 0000 1001 00012.12 指出下面8 位二進(jìn)制補(bǔ)碼數(shù)相加時(shí)是否發(fā)生溢出。(a)1101 0100+1110 1011= 1011 1111 不存在溢出(b)1011 1111+1101 1111= 1001 1110 不存在溢出(c)0101 1101+0011 0001= 10001110 存在溢出(d)0110 0001+0001 1111

7、= 1000 0000 存在溢出2.33 對于5 狀態(tài)的控制器，有多少種不同的3 位二進(jìn)制編碼方式？若是7 狀態(tài)或者8 狀態(tài)呢？解：3 位二進(jìn)制編碼有8 種形式。對于5 狀態(tài)，這是一個(gè)8 中取5 的排列：N=8x7x6x5x4= 6720對于7 狀態(tài)，這是一個(gè)8 中取7 的排列：N=8x7x6x5x4x3x2= 40320對于8 狀態(tài)，種類數(shù)量與7 狀態(tài)時(shí)相同。2.34 若每個(gè)編碼字中至少要含有一個(gè)0，對于表2-12 的交通燈控制器，有多少種不同的3 位二進(jìn)制編碼方式？解：在此條件下，只有7 種可用的3 位二進(jìn)制碼，從中選取6 個(gè)進(jìn)行排列，方式數(shù)量為：N=7x6x5x4x3x2=50402.3

8、5 列出圖2-5 的機(jī)械編碼盤中可能會產(chǎn)生不正確位置的所有“壞”邊界。解：001/010、011/100、101/110、111/0002.36 作為n 的函數(shù)，在使用n 位二進(jìn)制編碼的機(jī)械編碼盤中有多少個(gè)“壞”邊界？解：有一半的邊界為壞邊界：2n-1。數(shù)字邏輯第3 章參考解答：3.11 對圖X3.11（a）所示的AOI 電路圖，采用AND，OR,INV 畫出對應(yīng)的邏輯圖。解：Z = (A B + C + D)'3.12 對圖X3.11（b）所示的OAI 電路圖，采用AND，OR,INV 畫出對應(yīng)的邏輯圖。解：Z = (A + B)C D)'13 畫出NOR3 對應(yīng)的電路圖。解

9、：3 輸入端或非門結(jié)構(gòu)應(yīng)為：上部3 個(gè)P 管串聯(lián)，下部3 個(gè)N 管并聯(lián)，結(jié)構(gòu)如圖所示。3.15 畫出OR2 所對應(yīng)的電路圖。解：在NOR2 電路的輸出端后面級聯(lián)一個(gè)INV。3.59 畫出圖X3.59 邏輯圖所對應(yīng)的電路圖。解：3.21 若輸出低電平閾值和高電平閾值分別設(shè)置為1.5V 和3.5V，對圖X3.21 所示的反相器特性，確定高態(tài)與低態(tài)的DC 噪聲容限。解：由圖中可以看到，輸出3.5V 對應(yīng)的輸入為2.4V,輸出1.5V 對應(yīng)的輸入為2.5V； 所以，高態(tài)噪聲容限為：3.5-2.5=1 V ;低態(tài)噪聲容限為：2.4-1.5=0.9 V。3.26 利用表3-3 計(jì)算74HC00 的p 通道

10、和n 通道的導(dǎo)通電阻。解：采用極端值計(jì)算（對商用芯片，最低電源電壓設(shè)為4.75V）表中所列輸出電壓與電流關(guān)系如圖所示：根據(jù)電流定律，高態(tài)輸出時(shí)可以建立下列方程：p n R R0.35 0.02 = 4.4 p n R R0.91 4 = 3.84 聯(lián)立求解可得：R = 0.151k = 151 p低態(tài)輸出時(shí)可以建立下列方程：n p R R0.1 0.02 = 4.65 n p R R0.33 4 = 4.42 聯(lián)立求解可得：R = 0.060k = 60 n3.27 對于表3-3 所列的74HC00 ， 若設(shè)VOLmax=0.33V,VOHmin=3.84V,Vcc=5V,對于下列電阻負(fù)載，確

11、定該系列的商用器件是否能夠驅(qū)動(dòng)（任何情況下輸出電流不能超出IOLmax 和IOHmax）.解：根據(jù)表3-3，對于選定的輸出電壓，最大輸出電流限制為4mA.c)820接地：考慮高態(tài)輸出，等效電路如下：I=3.84/0.82=4.683 > 4mA 不能驅(qū)動(dòng)。e) 1k接Vcc：考慮低態(tài)輸出，等效電路如下：I=（5-0.33）/1=4.67 > 4mA 不能驅(qū)動(dòng)。f) 1.2k接Vcc, 820接地：需要分別考慮低態(tài)輸出和高態(tài)輸出。低態(tài)輸出等效電路如下：I=（）/0.487 = 3.49 < 4mA 可以驅(qū)動(dòng)。高態(tài)輸出等效電路如下：I=（）/0.487 = 3.72 < 4

12、mA 可以驅(qū)動(dòng)。3.40 一個(gè)發(fā)光二極管導(dǎo)通時(shí)的電壓降約為2.0V，正常發(fā)光時(shí)需要約5mA 的電流。當(dāng)發(fā)光二極管如圖354（a）那樣連接時(shí)，確定上拉電阻的適當(dāng)值。解：根據(jù)3.7.5 所給的條件，低態(tài)輸出電平VOLmax=0.37V。 對應(yīng)等效電路如下：R=(5-2-0.37)/5=0.526k3.65 在圖3-32（b)中，有多少電流與功率被浪費(fèi)了。解：浪費(fèi)的電流為流過4k電阻的電流：I=(5-0.24)/4=1.19 mA浪費(fèi)的功率為上述電流經(jīng)過兩個(gè)電阻產(chǎn)生的功率：P = RI2 = 4.2 x (1.19)2 = 5.95 mW3.33 對于下列電阻電容的組合，確定時(shí)間常數(shù)RC解：a) 5

13、ns b)705ns c)2.21ns d)100ns3.34 對于一個(gè)CMOS 電路，將電源電壓增加5%，或者將內(nèi)部電容和負(fù)載電容增加5%，哪種方式會導(dǎo)致更大的功率消耗。答：CMOS 的電源消耗主要是動(dòng)態(tài)消耗，其關(guān)系為P CV f D= 2 ；由該關(guān)系可以得出電源增加將導(dǎo)致更大的功率消耗。3.68 分析圖3-37 所示反相器的下降時(shí)間，設(shè)RL=900，VL=2V。解：該電路圖可以等效為下列帶開關(guān)的一階電路圖。當(dāng)輸出從高態(tài)轉(zhuǎn)為低態(tài)時(shí)，可以等效為開關(guān)K 從位置1 轉(zhuǎn)到位置2。按照一階電路三要素法的分析方法，對于電容上的電壓分析如下：初態(tài)：VH=4.45V 終態(tài)：VL=0.2V換路后的等效電阻：R

14、=90電路時(shí)間常數(shù)： = RC = 9ns輸出電壓隨時(shí)間變化關(guān)系為：( ) t /OUT L H L V = V + V V e由上式可以得出從3.5V 到1.5V 的下降時(shí)間為：nsVt VLL 9.11.5ln 3.5 =3.69 分析圖3-37 所示反相器的上升時(shí)間，設(shè)RL=900，VL=2V。解：與上題類似進(jìn)行分析，當(dāng)輸出從低態(tài)轉(zhuǎn)為高態(tài)時(shí)，可以等效為開關(guān)K 從位置12 到位置1。按照一階電路三要素法的分析方法，對于電容上的電壓分析如下：初態(tài)：VL=0.2V 終態(tài)：VH=4.45V換路后的等效電阻：R=164電路時(shí)間常數(shù)： = RC = 16.4ns輸出電壓隨時(shí)間變化關(guān)系為：( )(1

15、t / )OUT L H L V = V + V V e由上式可以得出從1.5V 到3.5V 的上升時(shí)間為：nsVt VHH 193.5ln 1.5 =數(shù)字邏輯第四章參考解答：4-5 根據(jù)Demorgan 定理，X + Y Z 的補(bǔ)為X 'Y'+Z'。但這兩個(gè)函數(shù)在XYZ=110 時(shí)都等于1。對于一個(gè)給定的輸入組合，一個(gè)函數(shù)和其補(bǔ)函數(shù)怎么能都等于1 呢？出了什么錯(cuò)誤？答：在利用定理時(shí)，沒有考慮到運(yùn)算先后順序，正確的補(bǔ)函數(shù)應(yīng)該為：(X +Y Z)'= X '(Y Z)'= X '(Y'+Z') = X 'Y'

16、+X 'Z'4.7 請寫出下面各個(gè)邏輯函數(shù)的真值表.a) F = X 'Y + X 'Y 'Z可先簡化為：F = X '(Y + Y'Z ) = X '(Y + Z )c) F=W+X·(Y+Z)=W+X·Y+X·ZW X Y Z F W X Y Z F0 0 0 0 1 1 0 0 0 10 0 0 1 1 1 0 0 1 10 0 1 0 0 1 0 1 0 10 0 1 1 1 1 0 1 1 10 1 0 0 0 1 1 0 0 10 1 0 1 0 1 1 0 1 10 1 1 0 0 1

17、1 1 0 10 1 1 1 0 1 1 1 1 1h) F=(A+B)+C)+D)=A·B ·D+C·DA B C D F A B C D F0 0 0 0 1 1 0 0 0 10 0 0 1 0 1 0 0 1 00 0 1 0 1 1 0 1 0 00 0 1 1 0 1 0 1 1 00 1 0 0 1 1 1 0 0 10 1 0 1 0 1 1 0 1 00 1 1 0 0 1 1 1 0 00 1 1 1 0 1 1 1 1 04.25 證明OR(n)可以采用(n-1)個(gè)OR(2)實(shí)現(xiàn)；NOR 也能這樣嗎？證明你的結(jié)論。解：根據(jù)邏輯定理：(x1+

18、x2 + x3+ x4 + x5 + .) = (x1+ x2)+ x3)+ x4)+ x5)+ .第1 次運(yùn)算實(shí)現(xiàn)2 個(gè)變量的OR，第2 次運(yùn)算實(shí)現(xiàn)3 個(gè)變量的OR，第(n-1)次運(yùn)算就可以實(shí)現(xiàn)n 個(gè)變量的OR。NOR 不能這樣做：以3 個(gè)變量為例：利用DeMorgans 定理(x1+ x2)'+x3)'= (x1'x2'+x3)' (x1+ x2 + x3)'所以不能采用這種方式替換。4.36 對于XNOR，寫出真值表，積之和表達(dá)式以及對應(yīng)的與或結(jié)構(gòu)邏輯圖。解：真值表 邏輯式：F = A B + A'B' 邏輯圖：4.38 采

19、用題設(shè)條件如何得到反相器（題略）。答：只能利用XNOR 實(shí)現(xiàn)，在邏輯表達(dá)式F = A B + A'B'中，令B 或A 等于0（將該輸入端接地），即可實(shí)現(xiàn)反相器功能。4.9 請寫出下面各個(gè)邏輯函數(shù)的標(biāo)準(zhǔn)和與標(biāo)準(zhǔn)積.a) = ( ) = ( )X Y X Y F , , 1,2 0,3標(biāo)準(zhǔn)和：F = X Y'+X 'Y標(biāo)準(zhǔn)積：F = (X +Y )(X '+Y')b) = ( ) = ( )A B A B F , , 0,1,2 3標(biāo)準(zhǔn)和：F = AB標(biāo)準(zhǔn)積：F = (A+ B)(A+ B')(A'+B)c) = ( ) = ( )A

20、 B C A B C F , , , , 1,2,4,6 0,3,5,7標(biāo)準(zhǔn)和：F = A'B'C + A'BC'+AB'C'+ABC'標(biāo)準(zhǔn)積：F = (A+ B +C)(A+ B'+C')(A'+B +C')(A'+B'+C')d) = ( ) = ( )W X Y W X Y F , , , , 0,2,3,6,7 1,4,5標(biāo)準(zhǔn)和：F =W'X'Y +W X'Y'+W X'Y標(biāo)準(zhǔn)積：F = (W + X +Y )(W + X '+

21、Y )(W + X'+Y')(W'+X'+Y )(W'+X '+Y')e) = + = ( ) = ( )X Y Z X Y Z F X Y Z , , , , ' 0,1,2,3,7 4,5,6標(biāo)準(zhǔn)和：F = X'Y'Z'+X 'Y'Z + X'Y Z'+X'Y Z + X Y Z標(biāo)準(zhǔn)積：F = (X '+Y + Z)(X '+Y + Z')(X'+Y'+Z)f) = + ( ) = + + = ( ) = ( ) V W X

22、 V W X F V W X V W X , , , , ' ' ' 2 0,1,3,4,5,6,7標(biāo)準(zhǔn)和：F =V'W'X '+V'W'X +V'W X +V W'X '+V W'X +V W X '+V W X標(biāo)準(zhǔn)積：F =V +W'+X4.11 若“1”不是質(zhì)數(shù)，重新寫出4 位質(zhì)數(shù)檢測器的最小項(xiàng)列表，規(guī)范和以及對應(yīng)的邏輯圖。解： = ( ) 3, 2, 1, 0 2,3,5,7,11,13 N N N N F3' 2 1 0 3 2' 1 0 3 2 1'

23、; 03' 2' 1 0' 3' 2' 1 0 3' 2 1' 0N N N N N N N N N N N NF N N N N N N N N N N N N+ + + = + + 4.39 NAND（2）是否為完全集合？請證明。證：由于AND（2），OR（2）和INV 構(gòu)成完全集合，只要NAND（2）能夠形成這三種邏輯，則為完全集合。實(shí)現(xiàn)方式如下：1 將 NAND（2）的輸入端并接，可以得到INV；2 將 NAND（2）后接INV，可以得到AND（2）；3 將 NAND（2）輸入端各接1 個(gè)INV，可以得到OR（2）；所以，NAND

24、（2）為完全集合。4.41 XNOR 是否構(gòu)成完全集合？請證明。解：采用上題方法證明：1 將 XNOR 的一個(gè)輸入接0，可以實(shí)現(xiàn)INV；2 由于 XNOR 無法通過連接來保留一個(gè)乘積項(xiàng)而消除另一個(gè)乘積項(xiàng)，因此無法實(shí)現(xiàn)2 輸入的AND 和OR。所以，XNOR 不能構(gòu)成完全集合。4.50 設(shè)反相門的延遲時(shí)間為5ns，非反相門的延遲時(shí)間為8ns，比較圖4-24a,c,d 的速度。解： a: 16ns c: 18ns d: 10ns4.14 利用卡諾圖化簡下列邏輯函數(shù)，得出最小積之和表達(dá)式，并在圖中指出奇異“1”單元。解：a) = ( ) X Y Z F , , 1,3,5,6,7 F = Z + X

25、Yb) = ( ) W X Y Z F , , , 1,4,5,6,7,9,14,15 F =W'X + X Y + X 'Y'Zc) = ( ) W X Y F , , 1,4,5,6,7 F =W'X +W'Y'd) = ( ) W X Y Z F , , , 0,1,6,7,8,9,14,15 F = X Y + X'Y'e) = ( ) A B C D F , , , 4,5,6,13,15 F = B'+AD'+A'CDf) = ( ) A B C D F , , , 4,5,6,11,13,14

26、,15F = A'BC'+ABD+ ACD+ BCD'4.16 設(shè)“1”不是質(zhì)數(shù)，重做圖4-31 的質(zhì)數(shù)檢測器。解：卡諾圖如下及其化簡如下最簡積之和表達(dá)式為：F = N2N1'N0 + N2'N1N0 + N3'N2'N1+ N3'N2N0邏輯圖如下4.58 利用卡諾圖將下列函數(shù)化簡為最小積之和形式。解：先將所給函數(shù)填入卡諾圖，再利用卡諾圖進(jìn)行化簡a) F = X'Z + X Y + X Y'ZF = Z + X Yb) F = A'C'D+ B'CD+ AC'D+ BCDF = D

27、c) F =W'X Z'+W X Y Z +W'ZF =W'X + X Y Z +W'Zd) F = (W + Z')(W'+Y'+Z')(X +Y'+Z)F = Y Z + X Z'+W Y'e) F = A'B'C'D'+A'C'D+ BC'D'+ABD+ A B'C'F = C'+ABD4.18 利用卡諾圖化簡下列邏輯函數(shù)，得出最小積之和表達(dá)式，并在圖中指出奇異“1”單元。a) (0,1,3,5,14) (

28、8,15) , , , F d W X Y Z = +F =W'X'Y'+W'X 'Z +W'Y'Z +W X Yb) (0,1,2,8,11) (3,9,15) , , , F d W X Y Z = +F =W'X '+X 'Y'+X'Zc) (4,6,7,9,13) (12) , , , F d A B C D = +F = A'BD'+A'BC + AC'Dd) (1,5,12,13,14,15) (7,9) , , , F d A B C D = +F =

29、AB +C'De) (4,5,9,13,15) (0,1,7,11,12) , , , F d W X Y Z = +F = X Y'+W Z4.19 對下列邏輯表達(dá)式，找出對應(yīng)2 級AND-OR 或OR-AND 的所有靜態(tài)冒險(xiǎn)。設(shè)計(jì)無冒險(xiǎn)的電路實(shí)現(xiàn)同樣的邏輯。解：先利用表達(dá)式寫出對應(yīng)的卡諾圖（保存各項(xiàng)對應(yīng)的圈），找出靜態(tài)冒險(xiǎn)發(fā)生的變量組合條件，再針對這些條件進(jìn)行設(shè)計(jì)。a) F =W X +W'Y'靜態(tài)1 冒險(xiǎn)：X Y'=1無冒險(xiǎn)設(shè)計(jì)：F =W X +W'Y'+X Y'c) F =W Y +W'Z'+X Y'

30、;Z靜態(tài)1 冒險(xiǎn)：W'X Y'=1 W X Z =1 X Y Z'=1 X 'Y Z'=1無冒險(xiǎn)設(shè)計(jì)：F =W X +W'Y'+X Y'+W'X Y'+W X Z +Y Z'e) F = (W'+X +Y')(X'+Z')靜態(tài)0 冒險(xiǎn)：W'+Y'+Z'= 0無冒險(xiǎn)設(shè)計(jì)： F = (W'+X +Y') (X '+Z')(W'+Y'+Z')g) F = (W +Y + Z')(W + X

31、9;+Y + Z)(X'+Y')(X + Z)靜態(tài)0 冒險(xiǎn)：W +Y + Z = 0 W +Y'+Z = 0 W'+Y'+Z = 0W + X '+Z = 0 W + X '+Z'= 0 W +Y = 0無冒險(xiǎn)設(shè)計(jì)： F = (W +Y )(W + X ')(Y'+Z)(X'+Y')(X + Z)4.47 滿足關(guān)系F = F D的函數(shù)稱為自對偶函數(shù)。判斷下列函數(shù)是否自對偶函數(shù)。解：分別寫出該函數(shù)及其對偶函數(shù)的卡諾圖進(jìn)行對比b) F ( ) X Y Z X Y Z X Y Z X Y Z X Y Z

32、= 1,2,5,7 = ' ' + ' '+ ' + , ,F D = (X'+Y'+Z) (X '+Y + Z')(X +Y'+Z)(X +Y + Z)2 個(gè)卡諾圖不同，不是自對偶函數(shù)。c) F = X'Y Z'+X Y'Z'+X YF D = (X'+Y + Z')(X +Y'+Z')(X +Y )2 個(gè)卡諾圖相同，是對偶函數(shù)。4.56 對于多輸出函數(shù)= ( ) X Y Z F , , 0,1,2 ， = ( ) X Y Z G , , 1,4,6

33、 ，= ( ) X Y Z H , , 0,1,2,4,6 ，寫出最小積之和表達(dá)式。解：利用卡諾圖進(jìn)行分析F = X'Y'Z + X'Z' G = X 'Y'Z + X Z' H = X'Y'Z + X'Z'+X Z'第6 章習(xí)題參考解答6-3 畫出74x27 三輸入或非門的德摩根等效符號。解：圖形如下6-10 在圖X6.9 電路中采用74AHCT00 替換74LS00，利用表6-2 的信息，確定從輸入端到輸出端的最大時(shí)間延遲。解：該圖中從輸入到輸出需要經(jīng)過6 個(gè)NAND2；每個(gè)NAND2（74AH

34、CT00）的最大時(shí)間延遲為9 ns；所以從輸入端到輸出端的最大時(shí)間延遲為：54 ns。6-31 BUT 門的可能定義是：“如果A1 和B1 為1，但A2 或B2 為0，則Y1 為1；Y2 的定義是對稱的。”寫出真值表并找出BUT 門輸出的最小“積之和”表達(dá)式。畫出用反相門電路實(shí)現(xiàn)該表達(dá)式的邏輯圖，假設(shè)只有未取反的輸入可用。你可以從74x00、04、10、20、30 組件中選用門電路。解：真值表如下A1 B1 A2 B2 Y1 Y2 A1 B1 A2 B2 Y1 Y20 0 0 0 0 0 1 0 0 0 0 00 0 0 1 0 0 1 0 0 1 0 00 0 1 0 0 0 1 0 1 0

35、 0 00 0 1 1 0 1 1 0 1 1 0 10 1 0 0 0 0 1 1 0 0 1 00 1 0 1 0 0 1 1 0 1 1 00 1 1 0 0 0 1 1 1 0 1 00 1 1 1 0 1 1 1 1 1 0 0利用卡諾圖進(jìn)行化簡，可以得到最小積之和表達(dá)式為Y1=A1·B1·A2+A1·B1·B2Y2=A1·A2·B2+B1·A2·B2Y2采用74x04 得到各反相器采用74x10 得到3 輸入與非采用74x00 得到2 輸入與非實(shí)現(xiàn)的邏輯圖如下：6-32 做出練習(xí)題6-31 定義的BUT

36、 門的CMOS 門級設(shè)計(jì)，可以采用各種反相門邏輯的組合（不一定是二級“積之和”），要求使用的晶體管數(shù)目最少，寫出輸出表達(dá)式并畫出邏輯圖。解：CMOS 反相門的晶體管用量為基本單元輸入端數(shù)量的2 倍；對6-31 的函數(shù)式進(jìn)行變換：Y1 = A1 B1 A2'+A1 B1 B2'= (A1 B1) (A2'+B2') = (A1 B1) (A2 B2)'( ) ( ) ( ) ( )'Y 2 = A2 B2 A1'+A2 B2 B1'= A2 B2 A1'+B1' = A2 B2 A1 B1利用圈-圈邏輯設(shè)計(jì)，可以得到

37、下列結(jié)構(gòu)：Y1 = (A1 B1)'+(A2 B2)'')' Y 2 = (A2 B2)'+(A1 B1)'')'此結(jié)構(gòu)晶體管用量為20 只 （原設(shè)計(jì)中晶體管用量為40 只）6-20 采用一片74x138 或74x139 二進(jìn)制譯碼器和NAND 門，實(shí)現(xiàn)下列單輸出或多數(shù)出邏輯函數(shù)。解：a) = ( ) X Y Z F , , 2,4,7b) = ( ) = ( ) A B C A B C F , , , , 3,4,5,6,7 0,1,2c) = ( ) = ( ) A B C d A B C F D , , , , , 0,2,

38、10,12 ' 0,1,5,6d) = ( ) = ( )+ ( ) W X Y Z W Z X Y F W , , , , , 2,3,4,5,8,10,12,14 2 ' 1,2e) = ( ) W X Y F , , 0,2,4,5 = ( ) W X Y G , , 1,2,3,6f) = ( ) = ( ) A B C A B F C , , , 2,6 ' 1,3 ( ) ( ) = = = C D E D E G C , , , 0,2,3 ' 0,2,36-38 假設(shè)要求設(shè)計(jì)一種新的組件：優(yōu)化的十進(jìn)制譯碼器，它只有十進(jìn)制輸入組合。與取消6 個(gè)輸出

39、的4-16 譯碼器相比，怎樣使這樣的譯碼器價(jià)格降至最低？寫出價(jià)格最低譯碼器的全部10 個(gè)輸出的邏輯等式。假設(shè)輸入和輸出高電平有效且沒有使能輸入。解：設(shè)輸入為:A，B，C，D，將6 個(gè)輸入組合作為無關(guān)項(xiàng)以化簡其余輸出的乘積項(xiàng)，輸出函數(shù)卡諾圖如下：利用無關(guān)項(xiàng)進(jìn)行最小成本設(shè)計(jì)，可以得到下列輸出函數(shù)：Y0 = A'B'C'D' Y1 = A'B'C'D Y 2 = B'C D' Y3 = B'C DY 4 = B C'D' Y5 = B C'D Y6 = B C D' Y7 = B C DY

40、8 = A D' Y9 = A D與4-16 譯碼器的前10 個(gè)輸出的實(shí)現(xiàn)相比，減少了10 個(gè)與門輸入端，減少了20 只晶體管的用量。6-43 采用一片SSI 器件（4 x Nand2）和一片74x138，實(shí)現(xiàn)下列4個(gè)邏輯函數(shù)。解： = + = ( ) X Y Z F X Y Z X Y Z , , 1 ' ' ' 0,7 = + = ( ) X Y Z F X Y Z X Y Z , , 2 ' ' ' 1,6= + = ( ) X Y Z F X Y Z X Y Z , , 3 ' ' ' 2,5 = + =

41、( ) X Y Z F X Y Z X Y Z , , 4 ' ' ' 3,46-21 圖X6.21 電路有什么可怕的錯(cuò)誤？提出消除這個(gè)錯(cuò)誤的方法。解：該電路中74x139 兩個(gè)2-4 譯碼器同時(shí)使能，會導(dǎo)致2 個(gè)3 態(tài)門同時(shí)導(dǎo)通，導(dǎo)致輸出邏輯電平?jīng)_突。為解決這一問題，可將使能端分開，進(jìn)行反相連接，各自使能，即可消除該錯(cuò)誤。6-63 設(shè)計(jì)適合于24 引腳IC 封裝的3 輸入，5 位多路復(fù)用器，寫出真值表并畫出邏輯圖和邏輯符號。解：設(shè)數(shù)據(jù)輸入A(4.0),B(4.0),C(4.0),數(shù)據(jù)輸出Y（4.0） 選擇端S1,S0則 Y=S1·S0·A+S1&#

42、183;S0·B+S1·S0·C真值表：S1 S0 Y0 0 d0 1 C1 0 B1 1 A其中Y,A,B,C 均為5 位總線，S1，S2 為單線，加上電源和接地，可以采用24 引腳IC 封裝。邏輯圖和邏輯符號如下：6-68 對于圖X6.68 所示CMOS 電路實(shí)現(xiàn)的邏輯功能，寫出真值表并畫出邏輯圖（電路包含3.7.1 節(jié)介紹的傳輸門）。解：S A B Z S A B Z0 0 0 0 1 0 0 00 0 1 0 1 0 1 10 1 0 1 1 1 0 00 1 1 1 1 1 1 1Z=AS Z=SBZ=AS+BS 為2 選1 多路器邏輯圖為：6-24 采

43、用奇數(shù)塊XNOR 門，用圖6-70（a）的形式構(gòu)成某種校驗(yàn)電路，該電路實(shí)現(xiàn)什么功能？解：XNOR 為XOR 增加一個(gè)反相圈構(gòu)成；對于偶數(shù)塊的連接，利用圈到圈設(shè)計(jì)可以看到，功能與XOR 的連接相同（如下圖所示）；所以，對于奇數(shù)塊連接時(shí)，輸出與對應(yīng)XOR 連接電路正好相反，即得到偶校驗(yàn)電路。6-96 采用3 塊74x682 和必要的門電路設(shè)計(jì)一個(gè)24 位比較器，將2個(gè)24 位的無符號數(shù)P 和Q 進(jìn)行比較，產(chǎn)生2 位輸出表達(dá)P=Q 和P>Q。解：利用3 塊74x682（8 位數(shù)值比較器）分別進(jìn)行高中低3 個(gè)8 位段的比較；將各段的PEQQ_L 進(jìn)行NAND 運(yùn)算，可以得到PEQQ（P=Q）；P

44、EQQ = PEQQ1+ PEQQ2 + PEQQ3 = (PEQQ1'+PEQQ2'+PEQQ3')'利用下式可以得到PGTQ（P>Q）：( 1' ( 1' 2') ( 1' 2' 3')'1 1 2 1 2 3PGTQ PEQQ PGTQ PEQQ PEQQ PGTQPGTQ PGTQ PEQQ PGTQ PEQQ PEQQ PGTQ= + + += + + 電路連接圖如下所示：6-97 設(shè)計(jì)一個(gè)3 位相等檢測器，該器件具有6 個(gè)輸入端：SLOT2.0和GRANT2.0，一個(gè)低電平有效的輸出端MA

45、TCH_L。利用表6-2，6-3 提供的SSI 和MSI 器件，設(shè)計(jì)出最短時(shí)間延遲的器件。解：采用表6-3 的74FCT682，延遲時(shí)間為11 ns。器件連接圖如下：7.4 畫出圖7-5 中所示的S-R 鎖存器的輸出波形，其輸入波形如圖X7-4 所示。假設(shè)輸入和輸出信號的上升和下降時(shí)間為0，或非門的傳播延遲是10ns（圖中每個(gè)時(shí)間分段是10ns）解：7.5 用圖X7-5 中的輸入波形重作練習(xí)題7-2。結(jié)果可能難以置信，但是這個(gè)特性在轉(zhuǎn)移時(shí)間比傳輸時(shí)間延遲短的真實(shí)器件中確實(shí)會發(fā)生。解：7.41 將圖X7-41 中的電路與圖7-12 中的鎖存器進(jìn)行比較。請證明這兩個(gè)電路的功能是一致的。圖X7-41

46、 中的電路常用于某些商用D鎖存器中，在什么條件下該電路性能更好？解：當(dāng)C=0 時(shí)，輸入端2 個(gè)與非門都關(guān)斷，功能相同。當(dāng)C=1 時(shí)，輸入端2 個(gè)與非門等同于反相器，功能也相同。從傳輸延遲和電路代價(jià)比較：圖X7-41 的優(yōu)點(diǎn)為節(jié)省一個(gè)反相器，電路代價(jià)較小，電路建立時(shí)間少一個(gè)反相器延遲，所需建立時(shí)間較短。缺點(diǎn)為下端輸入的傳輸延遲較長（與非門比反相器長）。7.6 圖7-34 表示出了怎樣用D 觸發(fā)器和組合邏輯來構(gòu)造帶有使能端的T 觸發(fā)器。請表示出如何用帶有使能端的T 觸發(fā)器和組合邏輯來構(gòu)造D 觸發(fā)器。解：先寫出對應(yīng)的特性表，再建立相應(yīng)組合邏輯的卡諾圖，最后寫出激勵(lì)組合邏輯的最小和表達(dá)：T = D&#

47、39;Q + DQ'7.7 請示出如何使用帶有使能端的T 觸發(fā)器和組合邏輯來構(gòu)造J-K觸發(fā)器。解：先寫出對應(yīng)的特性表，再建立相應(yīng)組合邏輯的卡諾圖，最后寫出激勵(lì)組合邏輯的最小和表達(dá)：T = J Q'+K Q7.12 分析圖X7-9 中的時(shí)鐘同步狀態(tài)機(jī)。寫出激勵(lì)方程，激勵(lì)/轉(zhuǎn)移表，以及狀態(tài)/輸出表 (狀態(tài)Q1Q2=0011 使用狀態(tài)名AD)。解：激勵(lì)方程D1=Q1+Q2 D2=XQ2輸出方程Z=Q1+Q2激勵(lì)/轉(zhuǎn)移表：現(xiàn)態(tài)和輸入為變量，激勵(lì)為函數(shù)，根據(jù)D 觸發(fā)器特性方程，激勵(lì)/轉(zhuǎn)移表可表達(dá)：采用題中要求的狀態(tài)命名，狀態(tài)/輸出表為（本題為moore 輸出）：7.18 分析圖X7-18

48、 中的時(shí)鐘同步狀態(tài)機(jī)，寫出激勵(lì)方程，激勵(lì)/轉(zhuǎn)移表，以及狀態(tài)表(狀態(tài)Q2Q1Q0=000111 使用狀態(tài)名AH)。解：激勵(lì)方程 ：D2 = Q1 D1 = Q0 D0 = Q2'Q1+Q2'Q0'+Q2 Q1'Q0激勵(lì)/轉(zhuǎn)移表為：采用題中要求的狀態(tài)命名，狀態(tài)表為：7.20 分析圖X7-20 中的時(shí)鐘同步狀態(tài)機(jī)。寫出激勵(lì)方程，激勵(lì)/轉(zhuǎn)移表，以及狀態(tài)/輸出表(狀態(tài)Q1Q2=0011 使用狀態(tài)名AD)。解：激勵(lì)方程為 T1 = Y T 2 = X 'Y Q1輸出方程為 Z = X 'Q2'激勵(lì)表為：考慮到T 觸發(fā)器的特性方程為：Q* = T Q&

49、#39;+T'Q將激勵(lì)方程代入，可以得到轉(zhuǎn)移方程為：Q1* = Y Q1'+Y'Q1Q2* = X 'Y Q1Q2'+(X + Y'+Q1')Q2轉(zhuǎn)移表為：采用題中要求的狀態(tài)命名，狀態(tài)/輸出表為：7.44 畫出一個(gè)具有2 個(gè)輸入INT 和X 以及1 個(gè)Moore 型輸出Z的時(shí)鐘同步狀態(tài)機(jī)的狀態(tài)圖。只要INT 有效，Z 就一直為0。一旦INT信號無效，Z 為0 且應(yīng)保持到X 在連續(xù)4 個(gè)時(shí)鐘觸發(fā)沿上為0011 或1100，然后Z 的值才變?yōu)?，并且保持到INT 信號再次有效為止。要求畫出整齊的狀態(tài)平面圖（即不要有交叉線）（提示：要求狀態(tài)數(shù)不

50、超過10）。解：7.46 用D 觸發(fā)器設(shè)計(jì)一個(gè)時(shí)鐘同步狀態(tài)機(jī)，它的狀態(tài)/輸出表如圖X7-46 所示。使用2 個(gè)狀態(tài)變量（Q1 和Q2），狀態(tài)賦值為A=00，B=01，C=11，D=10。解：根據(jù)狀態(tài)賦值，可以得到轉(zhuǎn)移表如下：轉(zhuǎn)移方程：Q1*=XQ2+XQ1Q2Q2*=X+Q1Q2+Q1Q2 Z=Q1Q2邏輯電路圖：(略)7.54 重新設(shè)計(jì)表7-12 中的組合鎖，按照Gray 碼的順序?qū)幋a狀態(tài)進(jìn)行賦值（AH=000，001，011，010，110，111，101，100）。將這里得到的“與-或”形式的激勵(lì)方程的成本，與課本中推得的方程進(jìn)行比較。解：按現(xiàn)在的賦值方式修改表7-12，結(jié)果為：對應(yīng)的

51、轉(zhuǎn)移輸出表為：寫出最小的激勵(lì)方程和輸出方程，并將激勵(lì)方程與教材對比（比較輸入端數(shù)量和晶體管用量，采用NAND-NAND 結(jié)構(gòu)）：D1=Q1Q2Q3+XQ1Q2+XQ1Q2Q3 成本相同D2=XQ1Q3+XQ1Q2Q3+XQ1Q2Q3+XQ1Q2Q3從8 個(gè)輸入端增加到19 個(gè)輸入端，增加22 只晶體管；D3=Q1Q2+XQ2Q3+XQ1Q3+Q1Q2Q3從19 個(gè)輸入端減少到15 個(gè)輸入端，減少8 只晶體管；可以看到，本設(shè)計(jì)激勵(lì)方程的成本較大：需要多使用14 只晶體管。7.55 尋找一種3 位的狀態(tài)賦值方式，對表7-12 的組合鎖進(jìn)行重新設(shè)計(jì)，要求激勵(lì)方程的成本低于教材例子。（提示：注意在輸入

52、序列中，輸入1-3 與輸入4-6 相同。）解：將狀態(tài)1-3 的賦值與狀態(tài)4-6 的賦值采用最高位區(qū)分，低2 位采用相同的GRAY 碼賦值方式，狀態(tài)7-8 的賦值采用盡量減少變量變化的原則進(jìn)行，得到的賦值方式為：（A-H：000，001，011，100，101，111，110，010）按現(xiàn)在的賦值方式修改表7-12，結(jié)果為：對應(yīng)的轉(zhuǎn)移輸出表為：寫出最小的激勵(lì)方程，并將激勵(lì)方程與教材對比（比較輸入端數(shù)量和晶體管用量，采用NAND-NAND 結(jié)構(gòu)）：D1=XQ2Q3+XQ1Q2+XQ1Q3 減少1 個(gè)與門輸入端（減少2 只晶體管）；D2=XQ1Q2+XQ2Q3 成本相同；D3=Q1+Q2Q3 減少1

53、2 個(gè)與門輸入和3 個(gè)或門輸入端（減少30 只晶體管）；可以看到，本設(shè)計(jì)激勵(lì)方程的成本較小：可以減少32 只晶體管。7-49 使用U1,U2 和U3 表達(dá)原始狀態(tài)表中未使用的3 個(gè)狀態(tài)（001，010，011），針對566 頁中給出的最小成本的激勵(lì)方程，做出完整的8 個(gè)狀態(tài)的狀態(tài)表和狀態(tài)圖。解：利用最小成本的方程寫出轉(zhuǎn)移/輸出表如下：利用本題的狀態(tài)賦值關(guān)系，可以得到完整的狀態(tài)表如下：完整的狀態(tài)圖如下：7.52 重新設(shè)計(jì)表7-12 中的1計(jì)數(shù)機(jī)，狀態(tài)按照二進(jìn)制計(jì)數(shù)順序賦值（S0S3=00，01，10，11）。將這里得到的“與-或”形式的激勵(lì)方程的成本，與課本中推得的方程進(jìn)行比較。解：轉(zhuǎn)移表：XY

54、 Q1*Q2*Q1Q2 00 01 11 1000011100 01 10 0101 10 11 1011 00 01 0010 11 00 1110D1=Q1XY+Q1Q2X+Q1Q2Y+Q1XY+Q1Q2X+Q1Q2YD2=Q2XY+Q2XY+Q2XY+Q2XY與采用Gray 碼形式賦值得到的激勵(lì)方程比較，這里的D1 需要增加2 個(gè)3 輸入與門，或門需從4 輸入改為6 輸入，成本增加，D2 可保持不變。7-24 修改圖7-58，一旦LEFT 和 RIGHT 同時(shí)有效，狀態(tài)立刻回到IDLE 態(tài)。寫出對應(yīng)的轉(zhuǎn)移列表。解：在狀態(tài)圖7-58 中，對無條件轉(zhuǎn)移回IDLE 的狀態(tài)不做改動(dòng)（L3，R3，

55、LR3），取消IDEL 狀態(tài)因?yàn)闂l件LEFT RIGHT 轉(zhuǎn)移到LR3 的情況，對其余狀態(tài)，均增加一條轉(zhuǎn)移到IDLE 的轉(zhuǎn)移線，轉(zhuǎn)移條件為LEFT RIGHT 。由此得到轉(zhuǎn)移列表如下（在表7-14 的基礎(chǔ)上修改）：7-59 有限存儲機(jī)的輸出由現(xiàn)在的輸入和前n 個(gè)時(shí)鐘觸發(fā)時(shí)的輸入和輸出完全決定。采用有限存儲機(jī)方式對7.4.1 節(jié)的狀態(tài)機(jī)進(jìn)行設(shè)計(jì)。解：考慮到該狀態(tài)機(jī)輸出Z=1 的條件，考慮到設(shè)計(jì)moore 機(jī)的要求，利用A1 和A2 表達(dá)前2 次時(shí)鐘對應(yīng)的輸入A，Z1 表達(dá)前一次時(shí)鐘的輸出，則可以設(shè)計(jì)如下：8.26 只用四個(gè)T觸發(fā)器，不用其他部件，設(shè)計(jì)一個(gè)4 位行波降序計(jì)數(shù)器。解：結(jié)構(gòu)如下8.27

56、 只用四個(gè)D 觸發(fā)器，不用其他部件，設(shè)計(jì)一個(gè)4 位行波降序計(jì)數(shù)器。解：結(jié)構(gòu)如下8.13 圖X-813 所示的電路的計(jì)數(shù)順序是什么？解：電路連接分析：進(jìn)位輸出RCO 與LD 連接，當(dāng)進(jìn)位輸出信號有效時(shí)進(jìn)行置數(shù)。計(jì)數(shù)順序UP/DN 與Q3 連接，Q3 為低時(shí)降序計(jì)數(shù)，Q3 為高時(shí)升序計(jì)數(shù)，置數(shù)端A，B，C，D 分別與QA，QB，QC，QD連接。降序計(jì)數(shù)時(shí)，RCO 在0000 狀態(tài)有效；升序計(jì)數(shù)時(shí)RCO 在1111 狀態(tài)有效。設(shè)初始狀態(tài)為0000，此時(shí)為降序計(jì)數(shù)，RCO 有效，置數(shù)端數(shù)據(jù)為1000；下一狀態(tài)：1000，變?yōu)樯蛴?jì)數(shù)，RCO 無效。0000􀃆1000􀃆

57、;1001􀃆.1111􀃆RCO 有效，置數(shù)端數(shù)據(jù)為0111，下一狀態(tài)：0111，降序計(jì)數(shù)，RCO 無效。1111􀃆0111􀃆0110􀃆.0000 完成一次循環(huán)?？偟挠?jì)數(shù)順序?yàn)椋?，8，9，10，11，12，13，14，15，7，6，5，4，3，2，1，08.35 采用四位二進(jìn)制計(jì)數(shù)器74X163 設(shè)計(jì)一個(gè)模11 計(jì)數(shù)器電路，要求計(jì)數(shù)序列為4，5，。12，13，14，4。解：用NAND 檢測1110（14），設(shè)置狀態(tài)0100（4）電路連接結(jié)構(gòu)如下：8.38 用兩個(gè)73X163，不用其他門電路，設(shè)計(jì)一個(gè)模129 的計(jì)數(shù)器。解：將2 個(gè)74163 級聯(lián)為模256 的計(jì)數(shù)器，選取狀態(tài)1000 000010001001- .1111 11110000 0000 構(gòu)成模129