任務(wù)2數(shù)字鐘譯碼顯示與整點報時電路的設(shè)計與制作——認識組合邏輯電路

1、任務(wù)任務(wù)2 數(shù)字鐘譯碼顯示與整點報時電路數(shù)字鐘譯碼顯示與整點報時電路的設(shè)計與制作的設(shè)計與制作認識組合邏輯電路認識組合邏輯電路教學(xué)目錄教學(xué)目錄 22.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.2 編碼器編碼器2.3 譯碼器譯碼器2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.5 數(shù)據(jù)分配器數(shù)據(jù)分配器2.6 數(shù)值比較器數(shù)值比較器2.7 加法器加法器2.8 常用組合邏輯電路的應(yīng)用訓(xùn)練常用組合邏輯電路的應(yīng)用訓(xùn)練2.9 數(shù)字鐘譯碼顯示電路與整點報時數(shù)字鐘譯碼顯示電路與整點報時電路的設(shè)計與制作電路的設(shè)計與制作2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法u數(shù)字電路中，如一個數(shù)字電路

2、中，如一個電路在任一時刻的輸出狀態(tài)只取決于電路在任一時刻的輸出狀態(tài)只取決于該時刻輸入狀態(tài)的組合該時刻輸入狀態(tài)的組合，而與電路原有狀態(tài)沒有關(guān)系，則該，而與電路原有狀態(tài)沒有關(guān)系，則該電路稱為組合邏輯電路。它電路稱為組合邏輯電路。它沒有記憶功能沒有記憶功能，這是組合邏輯電，這是組合邏輯電路功能上的特點。路功能上的特點。 圖圖2-1 組合邏輯電路的示意框圖組合邏輯電路的示意框圖u在電路結(jié)構(gòu)上，組合邏輯電路主要由門電路組成在電路結(jié)構(gòu)上，組合邏輯電路主要由門電路組成，沒有記憶，沒有記憶功能，只有從輸入到輸出的通路，沒有從輸出到輸入的回路。功能，只有從輸入到輸出的通路，沒有從輸出到輸入的回路。組合邏輯電路的

3、功能除可以用邏輯函數(shù)表達式來描述外，還可組合邏輯電路的功能除可以用邏輯函數(shù)表達式來描述外，還可以用真值表、卡諾圖、邏輯圖等方法進行描述。以用真值表、卡諾圖、邏輯圖等方法進行描述。2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法分析：分析：設(shè)計：設(shè)計： 給定給定 邏輯圖邏輯圖 得到得到邏輯功能邏輯功能分析分析 給定給定邏輯功能邏輯功能 畫出畫出 邏輯圖邏輯圖設(shè)計設(shè)計2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.1 組合邏輯電路的分析方法組合邏輯電路的分析方法u組合邏輯電路的分析主要是根據(jù)給定的邏輯電路分析出組合邏輯電路的分析主要是根據(jù)給定的邏輯電路分析出

4、電路的邏輯功能。電路的邏輯功能。組合邏輯電路的一般分析步驟如下：組合邏輯電路的一般分析步驟如下：1)根據(jù)邏輯圖，由輸入到輸出逐級寫出邏輯表達式。根據(jù)邏輯圖，由輸入到輸出逐級寫出邏輯表達式。2)將輸出的邏輯表達式化簡成最簡與或表達式。將輸出的邏輯表達式化簡成最簡與或表達式。3)根據(jù)輸出的最簡與或表達式列出真值表。根據(jù)輸出的最簡與或表達式列出真值表。4)根據(jù)真值表分析出電路的邏輯功能。根據(jù)真值表分析出電路的邏輯功能。 邏輯邏輯電路圖電路圖 邏輯邏輯表達式表達式 最簡與最簡與或表達式或表達式 列出列出真值表真值表分析邏分析邏輯功能輯功能2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法

5、2.1.1 組合邏輯電路的分析方法組合邏輯電路的分析方法【例【例2-1】試分析圖】試分析圖2-2所示邏輯電路的功能。所示邏輯電路的功能。 圖圖2-2 例例2-1電路圖電路圖 圖圖2-2 例例2-1電路圖電路圖(3)分析邏輯功能分析邏輯功能。由真值表可知，。由真值表可知，當(dāng)變量當(dāng)變量A、B相同時，電路輸出為相同時，電路輸出為0，當(dāng)變量當(dāng)變量A、B不同時，電路輸出為不同時，電路輸出為1，所以這個電路是一個異或門。所以這個電路是一個異或門。(2)由表達式由表達式列出真值表列出真值表，見表，見表2-1。解解:(1)由圖由圖2-2逐級逐級寫出邏輯表達式并化簡寫出邏輯表達式并化簡邏輯函數(shù)，可得邏輯函數(shù)，可

6、得2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.1 組合邏輯電路的分析方法組合邏輯電路的分析方法)()(BABBAAABBABAABBABAYBABABA 表表2-1 例例2-1真值表真值表輸輸 入入輸出輸出A BY0 00 11 01 10110【例【例2-2】一個雙輸入端、雙輸出端的組合邏輯電路如圖】一個雙輸入端、雙輸出端的組合邏輯電路如圖2-3所示，所示，分析該電路的功能。分析該電路的功能。2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.1 組合邏輯電路的分析方法組合邏輯電路的分析方法 圖圖2-3 例例2-2電路圖電路圖 圖圖2-3 例例

7、2-2電路圖電路圖2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.1 組合邏輯電路的分析方法組合邏輯電路的分析方法解解:(1)由圖由圖2-3逐級逐級寫出邏輯表達式并化簡寫出邏輯表達式并化簡邏輯函數(shù)，可得邏輯函數(shù)，可得)()(3232BABBAAABBABAZZZZSBABABAABZC1(2)由表達式由表達式列出真值表列出真值表，見表，見表2-2。 (3)分析邏輯功能分析邏輯功能。由真值表可知，。由真值表可知，A、B都是都是0時，時，S為為0，C也為也為0；當(dāng)；當(dāng)A、B有個有個為時，為時，S為，為，C為為0；當(dāng)；當(dāng)A、B都是時，都是時，S為為0，C為。這種電路可用于實現(xiàn)

8、兩個為。這種電路可用于實現(xiàn)兩個位二進制數(shù)的相加，實際上它是運算器位二進制數(shù)的相加，實際上它是運算器中的基本單元電路，稱為半加器。中的基本單元電路，稱為半加器。輸輸 入入輸輸 出出A BS C0 00 11 01 10 01 01 00 1 表表2-1 例例2-1真值表真值表u組合邏輯電路的設(shè)計，就是組合邏輯電路的設(shè)計，就是根據(jù)給定邏輯功能的要求，設(shè)計根據(jù)給定邏輯功能的要求，設(shè)計出實現(xiàn)這一要求的最簡的組合電路。出實現(xiàn)這一要求的最簡的組合電路。一般方法是：一般方法是：1)對給定的邏輯功能進行分析，確定出輸入變量、輸出變量以對給定的邏輯功能進行分析，確定出輸入變量、輸出變量以及它們之間的關(guān)系，并對輸

9、入和輸出變量進行賦值，即確定什及它們之間的關(guān)系，并對輸入和輸出變量進行賦值，即確定什么情況下為邏輯么情況下為邏輯1和邏輯和邏輯0，這是正確設(shè)計組合邏輯電路的關(guān)鍵。，這是正確設(shè)計組合邏輯電路的關(guān)鍵。2)根據(jù)給定的邏輯功能和確定的狀態(tài)賦值列出真值表。根據(jù)給定的邏輯功能和確定的狀態(tài)賦值列出真值表。3)根據(jù)真值表寫出邏輯表達式并化簡，然后轉(zhuǎn)換成命題所要求根據(jù)真值表寫出邏輯表達式并化簡，然后轉(zhuǎn)換成命題所要求的邏輯表達式。的邏輯表達式。4)根據(jù)邏輯表達式，畫出相應(yīng)的邏輯電路圖。根據(jù)邏輯表達式，畫出相應(yīng)的邏輯電路圖。2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.2 組合邏輯電路的設(shè)

10、計方法組合邏輯電路的設(shè)計方法給定邏給定邏輯功能輯功能確定輸入確定輸入輸出變量輸出變量 列出列出真值表真值表寫出表達寫出表達式并轉(zhuǎn)換式并轉(zhuǎn)換 畫出畫出電路圖電路圖【例【例2-3】設(shè)計一個故障指示電路，要求的條件如下：兩臺】設(shè)計一個故障指示電路，要求的條件如下：兩臺電動機同時工作時，綠燈亮；其中一臺發(fā)生故障時，黃燈亮；電動機同時工作時，綠燈亮；其中一臺發(fā)生故障時，黃燈亮；兩臺電動機都有故障時，則紅燈亮。兩臺電動機都有故障時，則紅燈亮。解解:(1)確定輸入和輸出變量。確定輸入和輸出變量。根據(jù)題意，根據(jù)題意，該故障指示電路應(yīng)有兩個輸入變量，該故障指示電路應(yīng)有兩個輸入變量，三個輸出變量；用變量三個輸出變

11、量；用變量A、B表示輸入，表示輸入，變量為變量為1時表示電動機有故障，為時表示電動機有故障，為0時時表示無故障；用變量表示無故障；用變量G、Y、R表示輸表示輸出，出，G代表綠燈，代表綠燈，Y代表黃燈，代表黃燈，R代表代表紅燈，輸出變量為紅燈，輸出變量為1代表燈亮，為代表燈亮，為0代代表燈滅。表燈滅。(2)根據(jù)邏輯功能根據(jù)邏輯功能列出真值表列出真值表，見表，見表2-3。2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法 表表2-3 例例2-3真值表真值表輸入輸入輸出輸出A BG Y R0 00 11 01 11 0 00 1

12、00 1 00 0 1(3)根據(jù)真值表根據(jù)真值表寫出輸出變量的邏輯表達式寫出輸出變量的邏輯表達式為為(3)根據(jù)邏輯表達式可根據(jù)邏輯表達式可畫畫出邏輯電路圖出邏輯電路圖，如圖，如圖2-4所示。所示。2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法BAGBABABAYABR 圖圖2-4 例例2-3電路圖電路圖【例【例2-4】某董事會有一位董事長和三位董事進行表決，】某董事會有一位董事長和三位董事進行表決，當(dāng)滿足以下條件時決議通過：有三人或三人以上同意，當(dāng)滿足以下條件時決議通過：有三人或三人以上同意，或者有兩人同意，但其中一人必

13、須是董事長。試用與或者有兩人同意，但其中一人必須是董事長。試用與非門設(shè)計滿足上述要求的表決電路。非門設(shè)計滿足上述要求的表決電路。解解: (1)確定輸入和輸出變量確定輸入和輸出變量。用變量。用變量A、B、C、D表表示輸入，示輸入，A代表董事長，代表董事長，B、C、D代表董事，代表董事，1表示表示同意，同意，0表示不同意；用表示不同意；用Y表示輸出，表示輸出，Y1，代表決，代表決議通過議通過，Y0，代表不通過。，代表不通過。2.1 組合邏輯電路的分析與設(shè)計方法組合邏輯電路的分析與設(shè)計方法2.1.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法(2)根據(jù)邏輯功能根據(jù)邏輯功能列出真值表列出真值表，見表

14、，見表2-4。A B C DY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000101111111 表表2-4 例例2-4真值表真值表2.1.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法(3)根據(jù)真值表可畫出根據(jù)真值表可畫出Y的卡諾圖，的卡諾圖，并根據(jù)卡諾圖寫出并根據(jù)卡諾圖寫出Y的最簡與或的最簡與或表達式為表達式為:BCDADACABY按題意要求轉(zhuǎn)換成按題意要求轉(zhuǎn)換成與與非非-與非表達式為與非表達式為：

15、(4) 根據(jù)根據(jù)與非與非-與非表與非表達式達式可畫出邏輯電路可畫出邏輯電路圖，如圖圖，如圖2-6所示。所示。2.1.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法BCDADACABY最簡與或表達式：最簡與或表達式：BCDADACABY 圖圖2-4 例例2-3電路圖電路圖u把某種具有特定意義的輸入信號把某種具有特定意義的輸入信號(如字母、數(shù)字、符如字母、數(shù)字、符號等號等)編成相應(yīng)的一組二進制代碼的過程稱為編碼編成相應(yīng)的一組二進制代碼的過程稱為編碼，能，能夠?qū)崿F(xiàn)編碼的電路稱為夠?qū)崿F(xiàn)編碼的電路稱為編碼器編碼器。2.2 編碼器編碼器2.2.1 二進制編碼器二進制編碼器u普通的二進制編碼器有普通的二進

16、制編碼器有2n個輸入端個輸入端和和n個輸出端個輸出端，要要求求2n個輸入端中只能有一個個輸入端中只能有一個為有效輸入為有效輸入，輸出為這個，輸出為這個有效輸入的有效輸入的n位二進制代碼。位二進制代碼。以以3位二進制編碼器為例，位二進制編碼器為例，其示意圖如圖其示意圖如圖2-7所示。所示。 圖圖2-7 3位二進制編碼器位二進制編碼器2.2 編碼器編碼器2.2.1 二進制編碼器二進制編碼器 u3位二進制編碼器有位二進制編碼器有8個輸入端個輸入端I0 I7和和3個輸出端個輸出端A2 A0，因，因此常稱為此常稱為8線線-3線編碼器線編碼器。8種正常輸入情況下的真值表見表種正常輸入情況下的真值表見表2-

17、5。輸輸 入入輸輸 出出 I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A01 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 表表2-5 8線線-3線編碼器真值表線編碼器真值表u由表由表2-5可寫出編碼器各個輸出的邏輯表達式為可寫出編碼器各個輸出的邏輯表達式為:u如如圖所示為用與非門實現(xiàn)的圖所示為用與非門實現(xiàn)的3位

18、二進制編碼器。位二進制編碼器。2.2 編碼器編碼器2.2.1 二進制編碼器二進制編碼器 76542IIIIA76321IIIIA75310IIIIA 2.2 編碼器編碼器2.2.1 二進制編碼器二進制編碼器 u優(yōu)先編碼器優(yōu)先編碼器 普通二進制編碼器中，不允許同時有兩個以上的有效普通二進制編碼器中，不允許同時有兩個以上的有效編碼信號同時輸入，否則，編碼器的輸出將發(fā)生混亂。編碼信號同時輸入，否則，編碼器的輸出將發(fā)生混亂。為解決這一問題，一般將編碼器設(shè)計成為解決這一問題，一般將編碼器設(shè)計成優(yōu)先編碼器優(yōu)先編碼器。 優(yōu)先編碼器允許同時輸入兩個以上的有效編碼信號。優(yōu)先編碼器允許同時輸入兩個以上的有效編碼信

19、號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先級別最高的一個進先設(shè)定的優(yōu)先級別，只對其中優(yōu)先級別最高的一個進行編碼。行編碼。74LS148是一種常用的是一種常用的8線線-3線優(yōu)先編碼器線優(yōu)先編碼器。低電平有效低電平有效，優(yōu)先順序：優(yōu)先順序：2.2 編碼器編碼器2.2.1 二進制編碼器二進制編碼器 u8線線-3線優(yōu)先編碼器線優(yōu)先編碼器74LS148 70 II02 AA: : 編碼輸編碼輸出出端端：編碼輸入端編碼輸入端低電平有效低電平有效，即，即反碼輸出反碼輸出。 圖圖2-9 74LS148邏輯框圖邏輯框圖07II

20、：使能：使能輸入端輸入端，低電平有效低電平有效 ：為編碼器的工作標志，低電平有效。為編碼器的工作標志，低電平有效。 EIGS ：使能：使能輸輸出出端端，高，高電平有效電平有效EO2.2 編碼器編碼器 輸輸 入入輸輸 出出 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 11 1 1 1 11 1 1 1 00 0 0 0 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 11 0 1 0 11 1 0 0 11

21、 1 1 0 1EI0I1I2I3I4I5I6I7I2A1A0AGS EO 表表2-6 74LS148優(yōu)先編碼器真值表優(yōu)先編碼器真值表2.2 編碼器編碼器2.2.1 二進制編碼器二進制編碼器 u74LS148的擴展使用的擴展使用 圖圖2-10 兩片兩片74LS148組成的組成的16線線-4線優(yōu)先編碼器線優(yōu)先編碼器注意：當(dāng)注意：當(dāng) 全為全為1時，代表輸入的是十進制數(shù)時，代表輸入的是十進制數(shù)0。 用用4位二進制代碼對位二進制代碼對09中的一位十進制數(shù)碼進行編碼的電路，中的一位十進制數(shù)碼進行編碼的電路，稱為二十進制編碼器。稱為二十進制編碼器。又稱為又稱為10線線-4線編碼器，為防止輸出混線編碼器，為

22、防止輸出混亂，二亂，二-十進制編碼器通常都設(shè)計成優(yōu)先編碼器。十進制編碼器通常都設(shè)計成優(yōu)先編碼器。 74LS147是一種常用的是一種常用的10線線-4線線8421BCD優(yōu)先編碼器優(yōu)先編碼器。2.2 編碼器編碼器2.2.2 二二-十進制編碼器十進制編碼器 圖圖2-11 74LS147邏輯框圖邏輯框圖低電平有效低電平有效，優(yōu)先順序：優(yōu)先順序：: : 編碼輸編碼輸出出端端：編碼輸入端編碼輸入端低電平有效低電平有效，即，即反碼輸出反碼輸出。91 II19II03 AA91 II CD40147是一種常用是一種常用CMOS系列的系列的10線線-4線線8421BCD優(yōu)先編碼優(yōu)先編碼器，其邏輯框圖如圖器，其邏

23、輯框圖如圖2-12所示，所示，CD40147優(yōu)先編碼器真值表見表優(yōu)先編碼器真值表見表2-7。2.2 編碼器編碼器2.2.2 二二-十進制編碼器十進制編碼器 圖圖2-12 CD40147邏輯框圖邏輯框圖高高電平有效電平有效，優(yōu)先順，優(yōu)先順序：序： I9I0A3A0 : : 編碼輸編碼輸出出端端I0I9：編碼輸入端編碼輸入端高高電平有效電平有效，即，即原原碼輸出碼輸出。2.2 編碼器編碼器 表表2-7 CD40147優(yōu)先編碼器真值表優(yōu)先編碼器真值表輸輸 入入輸輸 出出 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 1 0

24、 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 0 11 1 1 10 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 12.3 譯碼器譯碼器2.3.1 二進制譯碼器二進制譯碼器 1.二進制譯碼器工作原理二進制譯碼器工作原理譯碼是編碼的逆過程，譯碼是編碼的逆過程，即將具有特定意義的二進制代碼轉(zhuǎn)換成即將具有特定意義的二進制代碼轉(zhuǎn)換成相應(yīng)信號輸出的過程稱為

25、譯碼。相應(yīng)信號輸出的過程稱為譯碼。實現(xiàn)譯碼功能的電路稱為譯碼實現(xiàn)譯碼功能的電路稱為譯碼器，譯碼器目前主要采用集成電路來構(gòu)成。器，譯碼器目前主要采用集成電路來構(gòu)成。 圖圖2-13 3線線-8線譯碼器框圖線譯碼器框圖 二進制譯碼器有二進制譯碼器有n個輸入信號個輸入信號和和2n個輸出信號，常見的二進制個輸出信號，常見的二進制譯碼器有譯碼器有2線線-4線譯碼器、線譯碼器、3線線-8線譯碼器、線譯碼器、4線線-16線譯碼器等。線譯碼器等。 圖圖2-13為為3線線-8線譯碼器的示意線譯碼器的示意圖，圖，3個輸入個輸入A2、A1、A0端有端有8種種輸入狀態(tài)的組合，分別對應(yīng)著輸入狀態(tài)的組合，分別對應(yīng)著8個輸出

26、端。個輸出端。2.3 譯碼器譯碼器2.3.1 二進制譯碼器二進制譯碼器 2.集成二進制譯碼器集成二進制譯碼器73LS138A2、A1、A0為二進制譯碼輸入端，為二進制譯碼輸入端， 為譯碼輸出端為譯碼輸出端(低電平有低電平有效效)，G1、 、為選通控制端。當(dāng)、為選通控制端。當(dāng)G11、 時，譯時，譯碼器處于工作狀態(tài)；當(dāng)碼器處于工作狀態(tài)；當(dāng)G10、 時，譯碼器處于禁止時，譯碼器處于禁止?fàn)顟B(tài)。狀態(tài)。07 YYAG2BG2022BAGG122BAGG 表表2-9 3線線-8線譯碼器線譯碼器74LS138真值表真值表BAGGG222輸輸入入：自然二進制碼：自然二進制碼輸輸出出：低電平有效：低電平有效2.3

27、.1 二進制譯碼器二進制譯碼器 3. 74LS138的應(yīng)用的應(yīng)用(1)73LS138的擴展的擴展 圖圖2-16 將兩片將兩片74LS138擴展為擴展為4線線16線譯碼器線譯碼器3. 74LS138的應(yīng)用的應(yīng)用(2)實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路2.3.1 二進制譯碼器二進制譯碼器 由于譯碼器的由于譯碼器的每個輸出端分別對應(yīng)一個最小項每個輸出端分別對應(yīng)一個最小項，因此與門電路，因此與門電路配合使用，可以實現(xiàn)任何組合函數(shù)。配合使用，可以實現(xiàn)任何組合函數(shù)?！纠纠?-5】試用譯碼器和門電路】試用譯碼器和門電路 實實現(xiàn)邏輯函數(shù)現(xiàn)邏輯函數(shù)Y=AB+BC+AC。解：解：將邏輯函數(shù)轉(zhuǎn)換成最小項表將邏輯函數(shù)

28、轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非達式，再轉(zhuǎn)換成與非-與非形式：與非形式：76537653YYYYYYYYABCCABCBABCAY用一片用一片74LS138加一個與非門就加一個與非門就可實現(xiàn)這個邏輯函數(shù)，邏輯電可實現(xiàn)這個邏輯函數(shù)，邏輯電路圖如圖路圖如圖2-17所示。所示。 圖圖2-17 例例2-5邏輯圖邏輯圖2.3.2 二二-十進制譯碼器十進制譯碼器 二二-十進制譯碼器就是能十進制譯碼器就是能把某種二把某種二-十進制代碼（即十進制代碼（即BCD碼）變碼）變換為相應(yīng)的十進制數(shù)碼的組合邏輯電路換為相應(yīng)的十進制數(shù)碼的組合邏輯電路，也稱為，也稱為4線線-10線譯碼器，線譯碼器，也就是把代表四位二也就是

29、把代表四位二-十進制代碼的四個輸入信號變換成對應(yīng)十十進制代碼的四個輸入信號變換成對應(yīng)十進制數(shù)的十個輸出信號中的某一個作為有效輸出信號。進制數(shù)的十個輸出信號中的某一個作為有效輸出信號。圖圖2-18 74LS42的引腳排列圖和邏輯符號的引腳排列圖和邏輯符號輸輸入入：A3A2A1A0為為8421BCD碼碼輸出：輸出： 低電平有效低電平有效90 YY十進十進制數(shù)制數(shù)輸入輸入輸出輸出A0 A0 A0 A 0 0123456789 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 10 1 1 1 1

30、 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 0無無效效輸輸入入 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1

31、1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 10Y1Y2Y4Y5Y6Y7Y8Y 3Y9Y 表表2-10 4線線-10線譯碼器線譯碼器74LS42真值表真值表2.3.3 顯示顯示譯碼器譯碼器 能夠顯示數(shù)字、字母或符號的器件稱為能夠顯示數(shù)字、字母或符號的器件稱為數(shù)字顯示器數(shù)字顯示器。能把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器能把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為稱為顯示譯碼器顯示譯碼器。顯示器件：顯示器件：常用的是常用的是七段七段數(shù)碼顯示器件。數(shù)碼顯示器件。bcdefga 顯示顯示 譯碼器譯碼器 數(shù)字數(shù)字 顯示器顯示器 二

32、二-十十進制編碼進制編碼2.3.3 顯示顯示譯碼器譯碼器 1. 七段半導(dǎo)體數(shù)碼顯示器七段半導(dǎo)體數(shù)碼顯示器 圖圖2-19 七段半導(dǎo)體數(shù)碼顯示器及發(fā)光段組合圖七段半導(dǎo)體數(shù)碼顯示器及發(fā)光段組合圖2.3.3 顯示顯示譯碼器譯碼器 1. 七段半導(dǎo)體數(shù)碼顯示器七段半導(dǎo)體數(shù)碼顯示器 圖圖2-20 共陰極接法七段數(shù)碼管共陰極接法七段數(shù)碼管 圖圖2-21 共陽極接法七段數(shù)碼管共陽極接法七段數(shù)碼管 按內(nèi)部連接方式不同，七段數(shù)碼顯示器分為按內(nèi)部連接方式不同，七段數(shù)碼顯示器分為共陽極接法共陽極接法和和共陰共陰極接法極接法兩種。兩種。2.3.3 顯示顯示譯碼器譯碼器 2. 集成七段顯示譯碼器集成七段顯示譯碼器74LS4

33、8 集成七段顯示譯碼器集成七段顯示譯碼器74LS48是一種與共陰極數(shù)字顯示器配合是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是使用的集成譯碼器，它的功能是將輸入的將輸入的4位二進制代碼轉(zhuǎn)換成位二進制代碼轉(zhuǎn)換成顯示器所需要的七個段信號顯示器所需要的七個段信號ag。 圖圖2-22 74LS48的邏輯符號的邏輯符號74LS48除基本輸入端和除基本輸入端和基本輸出端外，還有幾基本輸出端外，還有幾個輔助輸入輸出端：個輔助輸入輸出端：試燈輸入端試燈輸入端 滅零輸入端滅零輸入端 滅燈輸入滅燈輸入/滅零輸出端滅零輸出端 它既可以作輸入用，也它既可以作輸入用，也可作輸出用?？勺鬏敵鲇?。LTRBIRBO

34、BI/數(shù)字數(shù)字功能功能輸入輸入輸入輸入/輸出輸出輸出輸出字符字符顯示顯示 A3 A2 A1 A0a b c d e f g01234567891 11 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 11 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 10 0 0 1 1 0

35、 11011121314151 1 1 1 1 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111110 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0滅燈滅燈 0(入入)0 0 0 0 0 0 0 滅零滅零 試燈試燈1 00 0 0 0 0 0(出出) 1(出出)0 0 0 0 0 0 01 1 1 1 1 1 1LTRBIRBOBI /RBOBI/LTRBI 表表2-11 七段顯示譯碼器七段顯示譯碼器74LS48真值表真值表2.3.3 顯示

36、顯示譯碼器譯碼器 2. 集成七段顯示譯碼器集成七段顯示譯碼器74LS48 與與 配合使用，可消去混合小數(shù)的前零和無用的尾零。配合使用，可消去混合小數(shù)的前零和無用的尾零。例如要將例如要將003.060顯示成顯示成3.06，連接電路如圖，連接電路如圖2-23所示。所示。RBIRBOBI/ 圖圖2-23 具有滅零控制的六位數(shù)碼顯示系統(tǒng)具有滅零控制的六位數(shù)碼顯示系統(tǒng)2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.1 數(shù)據(jù)選擇器的功能及工作原理數(shù)據(jù)選擇器的功能及工作原理 數(shù)據(jù)選擇器又稱數(shù)據(jù)選擇器又稱多路選擇器多路選擇器(簡稱簡稱MUX)。每次在。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸?shù)刂份斎氲目刂葡拢瑥?/p>

37、多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關(guān)。出，其功能類似于一個單刀多擲開關(guān)。 數(shù)據(jù)選擇器示意圖2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.1 數(shù)據(jù)選擇器的功能及工作原理數(shù)據(jù)選擇器的功能及工作原理G0000A1 A0Y0 0D00 1D11 0D21 1D31 0G4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器功能表功能表G：選通控制端：選通控制端 G=0時，數(shù)據(jù)選擇器工作；時，數(shù)據(jù)選擇器工作；G=1時，時，Y=0輸出無效。輸出無效。100101102103()YA A DA A DA A DA A DG2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器1. 集成集成8選選1數(shù)據(jù)選擇器數(shù)

38、據(jù)選擇器74LS151 74LS151是一種有是一種有互補輸出互補輸出的集成的集成8選選1數(shù)據(jù)選擇器，其引數(shù)據(jù)選擇器，其引腳排列圖和邏輯符號如圖腳排列圖和邏輯符號如圖2-25所示。所示。圖圖2-25 74LS151的引腳排列圖和邏輯符號的引腳排列圖和邏輯符號 表表2-12 8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151功能表功能表2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器1. 集成集成8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151當(dāng)當(dāng) 時，時，數(shù)據(jù)選擇器工作，輸出邏輯函數(shù)式為數(shù)據(jù)選擇器工作，輸出邏輯函數(shù)式為 當(dāng)當(dāng) 時，輸出時，輸出Y0，數(shù)據(jù)選擇器不工作，輸數(shù)據(jù)選擇器不工作，輸

39、入的數(shù)據(jù)和地址信號均不起作用。入的數(shù)據(jù)和地址信號均不起作用。2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器1. 集成集成8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15121002101210221032104210521062107()YA A A DA A A DA A A DA A A DA A A DA A A DA A A DA A A D G1G 0G 21002101210221032104210521062107YA A A DA A A DA A A DA A A DA A A DA A A DA A A DA A A D由功能表寫出由功能表寫出74LS151輸

40、出邏輯表達式為輸出邏輯表達式為=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7 D72.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器2. 集成集成4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153 74LS153的的引腳排列圖和邏輯符號如圖引腳排列圖和邏輯符號如圖2-26所示。所示。一個芯片上一個芯片上集成了兩個集成了兩個4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器，共用共用2個地址輸入端個地址輸入端A1、A0。 圖圖2-26 74LS153的引腳排列圖和邏輯符號的引腳排列圖和邏輯符號2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器2. 集成集成4選

41、選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153 表表2-13 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153功能表功能表輸輸 入入輸輸 出出 A 1 A 0D Y10000 0 0 0 1 1 0 1 1D0D1D2D30D0D1D2D3G選通控制端選通控制端G為低電平有效，即為低電平有效，即G=1時芯片被禁止，時芯片被禁止，Y0；G=0時芯片被選中，處于工作狀態(tài)：時芯片被選中，處于工作狀態(tài)：301201101001DAADAADAADAAY2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(1)構(gòu)成無觸點切換電路構(gòu)成無觸點切換電路 圖圖2-27所示

42、是由數(shù)所示是由數(shù)據(jù)選擇器據(jù)選擇器74LS153構(gòu)構(gòu)成的無觸點切換電路，成的無觸點切換電路，用于切換四種頻率的用于切換四種頻率的輸入信號輸入信號。例如，當(dāng)。例如，當(dāng)AB=11時，時，D3被選中，被選中，f3=3kHz的方波信號的方波信號由由Y端輸出；當(dāng)端輸出；當(dāng)AB=10時，時，f2=1kHz的信號被送到的信號被送到Y(jié)端。端。圖圖2-27 74LS153構(gòu)成的無觸點切換電路構(gòu)成的無觸點切換電路2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路1)當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變當(dāng)邏輯函數(shù)的變

43、量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)：量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)：基本方法：基本方法：輸入變量送入地址端輸入變量送入地址端,即即A=A2，B=A1，C=A0 ； 數(shù)據(jù)端數(shù)據(jù)端Di取取“0”或或“1”； 輸出變量接至數(shù)據(jù)選擇器的輸出端，輸出變量接至數(shù)據(jù)選擇器的輸出端，即即L=Y。 【例【例2-6】用】用8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151實現(xiàn)邏輯函數(shù)實現(xiàn)邏輯函數(shù) :BABCCAY2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路解：把函數(shù)

44、解：把函數(shù) Y 變換成最小項表達式：變換成最小項表達式：YAC BBBC AAAB CC()()()ABCABCABCABCABCABCABCABCABCABCABCmmmmm34567將輸入變量接至地址端將輸入變量接至地址端，即，即 將將Y 式的最小項表達式與式的最小項表達式與74LS151的輸出表達式相比較，的輸出表達式相比較，Y 式式中出現(xiàn)的最小項對應(yīng)的數(shù)據(jù)輸入端應(yīng)接中出現(xiàn)的最小項對應(yīng)的數(shù)據(jù)輸入端應(yīng)接1，Y 式中沒出現(xiàn)的最式中沒出現(xiàn)的最小項對應(yīng)的數(shù)據(jù)輸入端應(yīng)接小項對應(yīng)的數(shù)據(jù)輸入端應(yīng)接0，即，即AA AB AC210,DDDDDDDD0123456701,2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4

45、.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路 圖圖2-28 例例2-6圖圖BABCCAYAA AB AC210,1, 076543210DDDDDDDD2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路【例【例2-7】用】用74LS153實現(xiàn)邏輯函數(shù)實現(xiàn)邏輯函數(shù): ACBCABY 函數(shù)函數(shù)Y有三個輸入變量有三個輸入變量A、B、C，而，而4選選1數(shù)據(jù)選擇器僅有兩數(shù)據(jù)選擇器僅有兩個地址輸入端個地址輸入端A1和和A0，所以，所以選選A、B接到

46、地址端，即接到地址端，即A=A1、B= A0，C接到相應(yīng)的數(shù)據(jù)端。接到相應(yīng)的數(shù)據(jù)端。將邏輯函數(shù)轉(zhuǎn)換成每一項都含有將邏輯函數(shù)轉(zhuǎn)換成每一項都含有A、B的表達式為的表達式為CBABCAABACBCABY74LS153的輸出表達式的輸出表達式:3210ABDDBABDADBAY比較兩式得比較兩式得:103210DCDCDD、2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路【例【例2-7】用】用74LS153實現(xiàn)邏輯函數(shù)實現(xiàn)邏輯函數(shù): ACBCABY 圖圖2-29 例例2-7圖圖A=A1、B= A0，1032

47、10DCDCDD、2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.4.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用(3)數(shù)據(jù)選擇器的擴展應(yīng)用數(shù)據(jù)選擇器的擴展應(yīng)用 實際應(yīng)用中，有時需要獲得更大規(guī)模的數(shù)據(jù)選擇器，這時可實際應(yīng)用中，有時需要獲得更大規(guī)模的數(shù)據(jù)選擇器，這時可進行通道擴展。進行通道擴展。 圖圖2-30 將兩片將兩片74LS151擴展為擴展為16選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.5 數(shù)據(jù)分配器數(shù)據(jù)分配器 數(shù)據(jù)分配器能數(shù)據(jù)分配器能根據(jù)地址信號將一路輸入數(shù)據(jù)按需要分配給根據(jù)地址信號將一路輸入數(shù)據(jù)按需要分配給某一個對應(yīng)的輸出端某一個對應(yīng)的輸出端，它的操作過程是數(shù)據(jù)選擇器的逆過程。，它的操作

48、過程是數(shù)據(jù)選擇器的逆過程。它有一個數(shù)據(jù)輸入端，多個數(shù)據(jù)輸出端和相應(yīng)的地址控制端它有一個數(shù)據(jù)輸入端，多個數(shù)據(jù)輸出端和相應(yīng)的地址控制端（或稱地址輸入端），（或稱地址輸入端），其功能相當(dāng)于一個波段開關(guān)其功能相當(dāng)于一個波段開關(guān)。數(shù)據(jù)分配器示意圖1 0 DA2 A1 A02.5 數(shù)據(jù)分配器數(shù)據(jù)分配器 廠家不生產(chǎn)專門的數(shù)據(jù)分配器，數(shù)據(jù)分配器實際上是譯碼廠家不生產(chǎn)專門的數(shù)據(jù)分配器，數(shù)據(jù)分配器實際上是譯碼器的一種特殊應(yīng)用。作為數(shù)據(jù)分配器使用的譯碼器器的一種特殊應(yīng)用。作為數(shù)據(jù)分配器使用的譯碼器其其“使能使能”端作為數(shù)據(jù)輸入端使用，譯碼器的輸入端作為地址輸入端，端作為數(shù)據(jù)輸入端使用，譯碼器的輸入端作為地址輸入端，

49、其輸出端則作為數(shù)據(jù)分配器的輸出端。其輸出端則作為數(shù)據(jù)分配器的輸出端。數(shù)據(jù)輸入端數(shù)據(jù)輸入端 G1=1G2A=0地址輸入端地址輸入端1 0 1Y5=D2.5 數(shù)據(jù)分配器數(shù)據(jù)分配器 表表2-14 8路數(shù)據(jù)分配器真值表路數(shù)據(jù)分配器真值表地址輸入地址輸入數(shù)據(jù)輸入數(shù)據(jù)輸入輸輸 出出A2 A1 A0DY0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1DDDDDDDDD 1 1 1 1 1 1 11 D 1 1 1 1 1 11 1 D 1 1 1 1 11 1 1 D 1 1 1 11 1 1 1 D 1 1 11 1 1 1 1

50、D 1 11 1 1 1 1 1 D 11 1 1 1 1 1 1 D2.6 數(shù)值比較器數(shù)值比較器2.6.1 1位數(shù)值比較器位數(shù)值比較器 用來比較兩個位數(shù)相同的二進制數(shù)的大小用來比較兩個位數(shù)相同的二進制數(shù)的大小的邏輯電的邏輯電路稱為數(shù)值比較器，簡稱比較器。路稱為數(shù)值比較器，簡稱比較器。 1位數(shù)值比較器的功能是比較兩個位數(shù)值比較器的功能是比較兩個1位二進制數(shù)位二進制數(shù)A和和B的的大小，大小，比較結(jié)果有三種情況，即比較結(jié)果有三種情況，即AB、AB、AB。 A B FAB FAB FA=B 0 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 BABAABBAFBAFBAF

51、BABABA2.6 數(shù)值比較器數(shù)值比較器2.6.1 1位數(shù)值比較器位數(shù)值比較器 圖圖2-33 1位數(shù)值比較器的邏輯電路圖位數(shù)值比較器的邏輯電路圖A1 B1 A B1 AB 2.6 數(shù)值比較器數(shù)值比較器2.6.2 多位數(shù)值比較器多位數(shù)值比較器A0 = B0 A=BA0 B0 A B0 AB A1 = B1比較兩個多位數(shù)比較兩個多位數(shù)A和和B，需，需從高向低逐位比較從高向低逐位比較。如兩個如兩個2位二進制數(shù)位二進制數(shù)A1A0和和B1B0進行比較：進行比較：2.6 數(shù)值比較器數(shù)值比較器 表表2-16 2位數(shù)值比較器真值表位數(shù)值比較器真值表數(shù)值輸入數(shù)值輸入級聯(lián)輸入級聯(lián)輸入輸出輸出A1 B1A0 B0I

52、AB IAB IA=BFAB FAB FA=BA1B1A1B1A1 = B1A1 = B1A1 = B1A1 = B1A1 = B1 A1B1A1B1A1 = B1A1 = B1A1 = B1 1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 00 0 12.6 數(shù)值比較器數(shù)值比較器2.6.2 多位數(shù)值比較器多位數(shù)值比較器 圖圖2-34 2位數(shù)值比較器的邏輯電路圖位數(shù)值比較器的邏輯電路圖2.6 數(shù)值比較器數(shù)值比較器2.6.3 集成數(shù)值比較器集成數(shù)值比較器 16 15 14 13 12 11 10 9 74LS85 1 2 3 4 5 6 7 8 VCC A

53、3 B2 A2 A1 B1 A0 B0 B3 IA IB FAB FA=B FAB FA IB IAIB IA=IB IAB FA=B FAB：比較結(jié)果輸出端（：比較結(jié)果輸出端（高電平有效高電平有效）。）。A=A3A2A1A0，B=B3B2B1B0：比較數(shù)值輸入端。：比較數(shù)值輸入端。2.6 數(shù)值比較器數(shù)值比較器2.6.3 集成數(shù)值比較器集成數(shù)值比較器 由兩片由兩片74LS85組成的組成的8位數(shù)值比較器位數(shù)值比較器 2.7 加法器加法器2.7.1 半加器半加器能對兩個能對兩個1位二進制數(shù)進行相加而求得和及進位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。位的邏輯電路稱為半加器。 半加器真值

54、表半加器真值表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 =1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進位2.7 加法器加法器2.7.2 全加器全加器能對兩個能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當(dāng)位二進制數(shù)進行相加并考慮低位來的進位，即相當(dāng)于于3個個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0

55、 1 0 1 0 0 1 1 0 0 1 0 1 1 1 Bi Ci-1 Ai 00 01 11 10 0 0 1 0 1 1 1 0 1 0 Si的 卡 諾 圖 Bi Ci-1 Ai 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Ci的卡諾圖 17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)，：加數(shù)， Ci-1：低位低位來的進位，來的進位，Si：本位的和，：本位的和， Ci：向高位的進位。：向高位的進位。2.7 加法器加法器2.7.2 全加器全加器iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBAC

56、BABAmmC111153)()(=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS2.7 加法器加法器2.7.3 多位二進制加法器多位二進制加法器（1）串行進位加法器）串行進位加法器：進位信號是由低位向高位逐級傳遞的，速度不高。：進位信號是由低位向高位逐級傳遞的，速度不高。：把：把n位全加器串聯(lián)起來，

57、低位全加器的進位位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。輸出連接到相鄰的高位全加器的進位輸入。（2）并行進位加法器（超前進位加法器）并行進位加法器（超前進位加法器）2.7 加法器加法器2.7.3 多位二進制加法器多位二進制加法器如果要擴展加法運算的位數(shù)，可將多片如果要擴展加法運算的位數(shù)，可將多片74LS283進進行級聯(lián)，行級聯(lián)，即將低位片的即將低位片的C3接到相鄰高位片的接到相鄰高位片的C-1上上。2.8 常用組合邏輯電路的應(yīng)用訓(xùn)練常用組合邏輯電路的應(yīng)用訓(xùn)練1.訓(xùn)練目的訓(xùn)練目的2.設(shè)備與器件設(shè)備與器件1)熟悉集成譯碼器的邏輯功能和測試方。熟悉集成譯碼器的邏輯功能

58、和測試方。2)掌握譯碼器和數(shù)碼管的應(yīng)用。掌握譯碼器和數(shù)碼管的應(yīng)用。 5V直流電源、邏輯電平開關(guān)、邏輯電平顯示器、直直流電源、邏輯電平開關(guān)、邏輯電平顯示器、直流數(shù)字電壓表、流數(shù)字電壓表、74LS138、74LS20、74LS00、74LS48、B201。3.訓(xùn)練要求訓(xùn)練要求2.8.1 譯碼器的應(yīng)用訓(xùn)練譯碼器的應(yīng)用訓(xùn)練 測試測試74LS138、74LS48和和B201的邏輯功能，掌握的邏輯功能，掌握74LS138、74LS48和和B201的具體應(yīng)用。的具體應(yīng)用。4.訓(xùn)練內(nèi)容訓(xùn)練內(nèi)容(1)顯示譯碼器顯示譯碼器74LS48的應(yīng)用練習(xí)的應(yīng)用練習(xí)2.8.1 譯碼器的應(yīng)用訓(xùn)練譯碼器的應(yīng)用訓(xùn)練1)按圖按圖2-

59、44接線，接線，A3、A2、A1、A0 分別接至邏輯電平開關(guān)輸分別接至邏輯電平開關(guān)輸出口，撥動邏輯電平開關(guān)，出口，撥動邏輯電平開關(guān)，觀察數(shù)碼管的顯示。觀察數(shù)碼管的顯示。2）測試）測試74LS48的滅燈功能。的滅燈功能。3）測試）測試74LS48的滅零功能。的滅零功能。4）測試）測試74LS48的試燈功能。的試燈功能。自擬表格，記錄測試結(jié)果。自擬表格，記錄測試結(jié)果。 圖圖2-44 譯碼顯示電路譯碼顯示電路4.訓(xùn)練內(nèi)容訓(xùn)練內(nèi)容(2)譯碼器譯碼器74LS138的的功能測試功能測試2.8.1 譯碼器的應(yīng)用訓(xùn)練譯碼器的應(yīng)用訓(xùn)練輸輸 入入輸輸 出出G1A2A1A0100001000110010100111

60、0100101011011010111011A2AGG0Y1Y2Y3Y4Y5Y6Y7Y將將74LS138使能端使能端 及地址端分別接及地址端分別接至邏輯電平開關(guān)至邏輯電平開關(guān)輸出口，輸出端輸出口，輸出端 依次連接在邏輯依次連接在邏輯電平顯示器上，電平顯示器上，撥動邏輯電平開撥動邏輯電平開關(guān)，逐項測試關(guān)，逐項測試74LS138的邏輯功的邏輯功能。測試結(jié)果填能。測試結(jié)果填入表入表2-19。 表表2-19 4.訓(xùn)練內(nèi)容訓(xùn)練內(nèi)容(3)譯碼器譯碼器74LS138的的應(yīng)用練習(xí)應(yīng)用練習(xí)2.8.1 譯碼器的應(yīng)用訓(xùn)練譯碼器的應(yīng)用訓(xùn)練按照圖按照圖2-45連接電路，將測試結(jié)果填入表連接電路，將測試結(jié)果填入表2-20，并分析電路的邏，并分