集成電路中的晶體管及其寄生.

1、第2章 集成電路中的晶體管及其寄生效應信息工程學院李薇薇2.1理想本征集成雙極晶體管的埃伯斯理想本征集成雙極晶體管的埃伯斯-莫爾模型莫爾模型一、要點一、要點n通過隔離把硅片分成一定數目的相互絕緣的隔離區(qū)；n在各個隔離區(qū)制作晶體管，電阻等元件；n制作互連線，把各個元件按照一定功能連接起來。 n多維效應集成電路中的雙極晶體管為四層三結結構，各電極均從上面引出，而且各結面積不同。 二、寄生晶體管作用分析二、寄生晶體管作用分析（1）NPN工作于飽和區(qū)或反向工作區(qū)（數字集成電路）：VBCNPN0，VBEPNP0，PNP管的發(fā)射結正偏，PNP管處于正向工作狀態(tài)。（2）NPN處于截止區(qū)或正向工作區(qū)（模擬集成

2、電路）：VBCNPN0，VBEPNP0，PNP管的發(fā)射結反偏，寄生PNP管截止。 結論：寄生的結論：寄生的PNP管管 NPN工作于飽和區(qū)或反向工作區(qū)嚴重影響集成電路的工作。1. NPN工作于截止區(qū)或正向工作區(qū)寄生PNP截止。三、三、EM模型模型 如果令I30或ISS0，就可得出三層二結結構NPN晶體管的EM方程 ：2.2集成雙極晶體管的有源寄生效應集成雙極晶體管的有源寄生效應 假定隔離結始終處于反偏，并取晶體管的參數如下； tFtFVVVVFeeV/1, 0對EM模型作簡化： PN結正偏工作時，PN結反偏工作時，在電流疊加時只計算exp ( V F / V t)項即可以忽略反偏電流，當全部結都

3、反偏時，只考慮ISS項VSC總是小于零，所以11, 0/tRVVReV01/SSVVSSIeItSC2.2.1 NPN管工作于正向工作區(qū)和截止區(qū)的情況管工作于正向工作區(qū)和截止區(qū)的情況nNPN管工作于正向工作區(qū)和截止區(qū)時，NPN管的BC結壓降VBC-NPN 0 ，亦即PNP管的BE結壓降VBE-PNP 0 ；n因為PNP管的BC結壓降VBC-PNP =VSC 0 ，所以寄生PNP管截止。此時IS = -ISS 0 。n寄生PNP管的存在對NPN管的電流基本上沒有影響，只是增加了IB及IC中的反向漏電同時增加一項襯底漏電流IS 。n在模擬集成電路中，NPN管一般工作在正向工作區(qū)，所以寄生PNP管的

4、影響可以忽略。2.2.2 NPN管工作于反向工作區(qū)的情況管工作于反向工作區(qū)的情況 NPN管工作于反向工作區(qū)時各結的電壓情況如下：n對于NPN管，VBE-NPN 0 ；n對于PNP管，VBE-PNP = VBC-NPN 0 ，VBC-PNP =VSC 0 n 此時寄生PNP管工作在正向工作區(qū)。分析：寄生PNP對IE及IB基本沒有影響，但使反向NPN管的“發(fā)射機電流”（IC）減少了 。說明：寄生PNP管導通的結果是，使相當大的一股反向NPN管的“發(fā)射極電流”作為無用電流IS而流入襯底。) (SRSFRSFIII等于n減少PNP的影響減少寄生PNP管正向運用時的共基極短路電流增益 采用摻金工藝和埋層

5、工藝。n摻金增加大量復合中心而使少子壽命 大大下降，n埋層使寄生PNP管的基區(qū)寬度WB大大增加，且埋層上擴散在寄生PNP管基區(qū)形成的減速場，使少子的基區(qū)渡越時間 增加。 SFPB2.2.3 NPN管工作于飽和區(qū)的情況管工作于飽和區(qū)的情況 數字集成電路中的NPN管工作在飽和區(qū)。各結電壓情況如下： 在這種情況下寄生PNP管工作在正向工作區(qū)，EM方程為： 減少寄生PNP管的影響，就要減少 和增大增大 采用肖特基二極管（SBD）對BC結進行箝位，使VBC下降為0.5V左右。SFVV令 利用晶體管可逆 特性，可將各有用電流和襯底電流之比表示如下：2.3集成雙極晶體管的無源寄生效應集成雙極晶體管的無源寄生

6、效應n無源寄生效應集成集體管中存在著電荷存儲效應，Cj，CD和從晶體管有效基區(qū)到晶體管各引出端之間的歐姆體電阻。 2.3.1 集成集成NPN晶體管中的寄生電阻晶體管中的寄生電阻 1、發(fā)射極串連電阻rESn 發(fā)射區(qū)體電阻； 發(fā)射極金屬和硅的接觸電阻n發(fā)射區(qū)體電阻很?。òl(fā)射區(qū)為N擴散區(qū)）主要考慮 n計算公式：nSE發(fā)射極接觸孔面積；RC硅與發(fā)射極金屬的歐姆接觸系數（可查表） 2、集電極串聯(lián)電阻、集電極串聯(lián)電阻rCSn集成晶體管的集電極串聯(lián)電阻rCS大于分立晶體管的集電極串聯(lián)電阻（因為集成晶體管的集電極是從表面引出的） rCS與IC和VBC有關要精確計算rCS很困難，主要有兩個原因： 在大信號工作情

7、況下發(fā)生發(fā)射極電流的集邊效應，使電流不是均勻地流過集電結，即rCS與IC有關。1. VBC變化所引起的耗盡層寬度的變化，也會使rCS發(fā)生變化。（1）rC1的計算在進行rC1的計算時，假定其圖形是一個上下底為矩形且相互平行的錐體，其上底為有效集電結面積Sc.eff，即Sc.eff SE(發(fā)射結面積)，并作以下近似：上底、下底備為等位面；錐體內的電流只在垂直方向流動；在上、下面上的電流分布是均勻的。n這樣結構的電阻可用公式求得： n公式的適用范圍：n 不能再認為電流再錐體內是垂直流動的，此時再計算rC1時，應該 來代替實際中的bL和aW，不然所求得的電阻值會偏低。n平行錐體的厚度T可用下式來近似估

8、算： （2）rC2的計算因為電流由集電結垂直下來后轉角流人埋層，所以取拐角的電阻為1/2的薄層電阻值，因而在計算rC2的長度時，可以計算從發(fā)射區(qū)接觸孔中心到集電極接觸孔中心的長度LE-C即可（3）rC3的計算rC3也是一個錐體，在版圖設計時，掩模上集電極接觸區(qū)(N+區(qū))的三邊與埋層的三邊是重合的，只是在發(fā)射區(qū)一邊埋層的長度很長。根據rC1的估算方法，對于這一邊的長度，是以集電極N+擴散層邊緣再加1T來處理。根據已知的數據可得到rC3錐體的高度T為WBL基區(qū)寬度，RS-BL拐角的薄層電阻要說明的是在以上的計算中忽略了以下幾點（4）減小rCS的方法在rCS中起主要作用的是rC2和rC3。工藝設計上

9、：可采用加埋層的方法以減小rC2，在滿足工作電壓的要求情況下減小和采用深N集電極接觸擴散以減小rC3，但要增加一塊掩模版，并在基區(qū)擴散前增加一次N深擴散。在版圖設計上，電極順序采用BEC排列來減小LEC，以減小rC2，采用雙集電極或馬蹄形集電極圖形來減小rC2，但芯片面積及寄生電容增大了。3、基區(qū)電阻、基區(qū)電阻rBn從基極接觸孔到有效基區(qū)之間存在相當大的串聯(lián)電阻；n集成晶體管的各電極都由表面引出，所以其基極電流平行于發(fā)射結和集電結之間，是橫向流動的；n由于rB的存在，在大注人情況下會引起發(fā)射極電流的集邊效應，而且影響模擬電路中的高額增益和噪聲性能?；鶇^(qū)電阻由三部分組成： rB1為發(fā)射區(qū)擴散層下

10、面的那部分基區(qū)(稱內基區(qū))的電阻； rB2為發(fā)射區(qū)擴散層邊緣到基極接觸孔邊緣間的外基區(qū)的電阻； rB3包括電極金屬和硅的接觸電阻以及基極接觸孔下實際流過基極電流的那部分基區(qū)的電阻。 計算的困難：n晶體管的基區(qū)寬度很??；n影響rB1的因素很多n是晶體管的有源區(qū)WE，LE為發(fā)射區(qū)的寬度和長度（2）rB2的計算在不考慮發(fā)射區(qū)的橫向擴散及集電結、發(fā)射結的耗盡層擴展的影響時，可以用一般計算薄層電阻的公式，即式中： WE-B為發(fā)射區(qū)掩?？走吘€與基極接觸掩?？走吘€之間的距離； LE為發(fā)射區(qū)掩?？缀突鶚O接觸掩模孔的平均長度； RSB為基區(qū)擴散層的薄層電阻。（3） rB3的計算 外基區(qū)表面的雜質濃度很高，且發(fā)射

11、區(qū)掩模孔和基極接觸掩?？字g的距離基極 電流主要流經外基區(qū)的表面，因而rB3中體電阻的影響很小 rB3主要是電極金屬與基區(qū)的接觸電阻rBC ； rB3遠小于rB1、 rB2通常忽略不計2.3.2 集成集成NPN管中的寄生電容管中的寄生電容 分類： 與PN結有關的耗盡層勢壘電容Cj； 與可動載流子在中性區(qū)的存儲電荷有關的擴散電容CD。 電極引線的延伸電極電容Cpad，一般情況下Cpad很小，可忽略不計。1、PN結勢壘電容Cj利用勞倫斯沃納曲線；n梅耶等針對典型的集成電路工藝，計算了各種結的零偏單位面積結電容，可以用來快速計算各類集成電路PN結勢壘電容。2、擴散電容CD反映晶體管內可動少子存儲電荷

12、與所加偏壓的關系PN結反偏少子耗盡，CD不予考慮，只考慮正偏的CDn正向工作：只需考慮CDEn反向工作：只需考慮CDCn飽和工作：CDE、CDC都要考慮。 2.4集成雙極晶體管的無源寄生效應集成雙極晶體管的無源寄生效應n雙極集成電路中的基本器件是NPN管，但在模擬電路中也往往需要PNP管，如運算放大器的輸入級、輸出級的有源負載等都經常使用PNP管。因為集成電路的工藝主要是針對大量應用的NPN晶體管設計的，因此在一般情況下，PNP管都是在與NPN管制造工藝兼容的情況下制造的，這樣制得的PNP管必然小、fT低。雖然PNP管的單管性能不如NPN管，但在集成電路中由于使用了PNP管，而使電路的性能得到

13、了很大的改善，而且橫向PNP管的問世，也促使了I2L電路的實現(xiàn)。n在集成電路中常用的PNP管主要有兩大類：橫向PNP管和襯底PNP管。 2.4.1橫向PNP管 n橫向PNP的特點：BVEBO高，這主要是由于xjc深高之故；小，這是由于工藝限制基區(qū)寬度不可能太小，又加上有縱向寄生PNP的作用；頻率響應差；臨界電流ICr小。 2）橫向PNP管本身結構上的限制其橫向平均基區(qū)寬度不可能做得太小，橫向PNP管的最小橫向基區(qū)寬度WBL-min不可能設計得很小。發(fā)射極的注入效率低。表面復合影響大。 （2）橫向PNP管的特征頻率fTn橫向PNP管的fT較小，一般為(15)MHz，比模擬集成電路中的NPN管幾乎

14、小兩個數量級。橫向PNP管fT小的原因如下：橫向PNP管的有效平均基區(qū)寬度WBL大；埋層的抑制作用，使折回集電極的少子路程增加；空穴的擴散系數只有電子擴散系數的13。橫向PNP管在共發(fā)射極接法時其襯底結電容蛛和發(fā)射結電容Cjs是并聯(lián)的，也會引起fT下降。n為使fT提高可采取以下措施：n增加結深xjc；n減小LE，即只要能滿足電流容量的要求，發(fā)射區(qū)應做成最小幾何尺寸，n提高工藝精度以降低WBL。在與NPN管制造工藝兼容的前提下，降低外延層摻雜濃度，提高橫向PNP發(fā)射區(qū)(也即NPN管的基區(qū))摻雜濃度NEPNP。2.4.2襯底PNP管 n 襯底PNP管的制作工藝與NPN管的制作工藝完全兼容，在進行N

15、PN管基區(qū)擴散的同時形成了襯底PNP管的發(fā)射區(qū)、其集電區(qū)則是整個電路的公共襯底，所以只有利用PN結隔離工藝，才能制造襯底PNP管。 2.5 集成二極管集成二極管 2.6 肖特基勢壘二極管（肖特基勢壘二極管（SBD）和肖特基箝位）和肖特基箝位晶體管（晶體管（SCT）2.6.1 肖特基勢壘二極管肖特基勢壘二極管SBD的反向飽和電流大，約為21011A，而一般NPN管的IES10-16，ICS10-15A，ISS10-13A。SBD的正向導通壓降小，約比PN結的0.10.2V。n另外，在小注入時，SBD是多子導電器件，所以沒有PN結中的少于存儲問題，從而使得當外加電壓改變時，其響應速度快。 2.6.

16、2 肖特基箝位晶體管 2.7 MOS集成電路中的有源寄生效應集成電路中的有源寄生效應 n一種場區(qū)寄生一種場區(qū)寄生MOSFET：一條鋁線跨接兩個相鄰的擴散區(qū)時，就形成了一個以A，B為源、漏，以C為柵的場區(qū)寄生MOSFET。n由于擴散區(qū)A，B和鋁線C上的電壓是相互獨立變化的，當鋁線C上的電壓使鋁線下的襯底反型形成溝道時，就會導致A，B間有電流流通，而使電路失效或參數變壞。為防止場區(qū)寄生MOSFET的導通，必須提高開啟電壓。2.7.1 場區(qū)寄生場區(qū)寄生MOSFET n另一種場區(qū)寄生另一種場區(qū)寄生MOSFET：硅柵MOS電路中，多晶硅連線設計不當，或由于光刻對準偏差，使多晶硅跨接兩個擴散區(qū)，而形成以擴

17、散區(qū)為源、漏，以多晶硅為柵的兩一種場區(qū)寄生MOSFET。n由于鋁線下的場氧化層要比多晶硅下的場氧化層厚（因為在多晶硅光刻后還要生長一層氧化層），所以以多晶硅為柵的場區(qū)寄生MOSFET更不能忽視。 提高場開啟電壓的兩種辦法：提高場開啟電壓的兩種辦法：加厚場氧化層的初始厚度，并嚴格控制隨后加工中的腐蝕量。但不能加厚太多，因為場氧化層太厚對后續(xù)工藝如刻孔、布線等會有影響，采用等平面工藝可以改善這些影響。在場區(qū)注入(或擴散)與襯底同型的雜質，以提高襯底表面濃度但摻入的雜質的且要適當。在滿足場開啟要求的前提下。盡量減少摻雜酌量，以防止寄生電容的增加或擊穿電壓約下降。 2.7.2 寄生雙極性晶體管寄生雙極

18、性晶體管在MOS集成電路中有兩類雙極型晶體管： 以正常的MOSFET的源、漏和襯底為E、C、B的寄生三極管； 由場區(qū)MOSFET的源、漏和襯底形成的寄生三極管。防止這種寄生效應的辦法： 寄生雙極型晶體管的“基區(qū)寬度”不要太小，但這由電路設計規(guī)則決定。 使P型討底保持在負電位或零電位。 2.7.3 寄生寄生PNPN效應效應在P阱CMOS電路中，以N型襯底為基區(qū)，P源區(qū)或漏區(qū)為發(fā)射區(qū)P阱為集電區(qū)形成一個PNP寄生三極管；而以P阱為基區(qū)，N源區(qū)或漏區(qū)為發(fā)射區(qū)，N型襯底為集電區(qū)又形成另一個寄生NPN三極管。Rs，Rw為襯底和阱的電阻。因此CMOS電路不可避免地構成了PNPN可控硅(SCR)結構。當CM

19、OS集成電路接通電源后，在一定的外界因素的觸發(fā)下，會出現(xiàn)負阻電流特性，它和PNPN器件的閘流特性很相似，這種現(xiàn)象被稱為PNPN效應（自鎖效應），它不僅會造成電路功能混亂，而且往往會引起電路損壞。 自鎖往往發(fā)生在芯片中某一局部區(qū)域，有兩種不同的情況：n一種是自鎖只發(fā)生在外圍與輸入輸出有關的地方，n另一種是自鎖可能發(fā)生在芯片的任何地方(如輻射引起的自鎖)，在使用中遇到更多的是前一種情況。1、自鎖產生的條件、自鎖產生的條件n在通常情況下，VDD與VSS之間有一個反偏的阱襯底結隔離，只有一個很小的二極管漏電流在其問流過。n一定的外界因素觸發(fā)下(如大的電源脈沖干擾或輸入脈沖干擾，特別是在射線瞬時輻照下)

20、，VDD和VSS之間會感生一個橫向電流IRS，而使P溝MOSFET源區(qū)P周圍的N襯底電位低于P源區(qū)，當這個電位差達到一定程度后(0.7V)，會導致P襯底結正偏，少數載流子空穴從P源區(qū)注入襯底。如果P源區(qū)接近P阱，則一部分空穴被襯底反偏結收集，寄生的橫向PNP管導通，n同樣，阱內的橫向電流IRW會使寄生的縱向NPN管導通。這兩個寄生三極管都導通時，就形成一個正反饋閉合回路，此時即使外界的觸發(fā)因素消失，在VDD和VSS之間椰油電流流動，這就是所謂的“自鎖現(xiàn)象”。n如果電源能提供足夠大的電流，則由于自鎖效應，電路將最終因電流過大而燒毀。 若 則Ig的反饋量 。這樣，兩個寄生三極管同時工作，形成正反饋回路，加深了寄生可控硅導通，最終因電流過大而燒毀管芯。 產生自鎖的基本條件有三個：產生自鎖的基本條件有三個： 外界因素使兩個寄生三極管的EB結處于正向偏置； 兩個寄生三極管的電流放大倍數 電源所提供的最大電流大于寄生可控硅導通所需要的維持電流IH 。2、消除自鎖現(xiàn)象的幾項措施、消除自鎖現(xiàn)象的幾項措施（1）消除自鎖現(xiàn)象的版圖設計n由產生自鎖的基本條件可知，減小電阻RS和RW，降低寄生三極管的電流放大倍數，可有效地提高抗自鎖的能力。為此，在版圖設計時采用隔離環(huán)、偽收集極，加多電源接觸孔和地接觸孔的數目，加粗電源