數(shù)電ppt第4章

1、數(shù)字電路與邏輯設(shè)計(jì)數(shù)字電路與邏輯設(shè)計(jì)第四章第四章 組合邏輯電路組合邏輯電路目的與要求：目的與要求：第四章第四章 組合邏輯電路組合邏輯電路1.1.掌握組合邏輯電路的定義、特點(diǎn)掌握組合邏輯電路的定義、特點(diǎn)。2.2.掌握組合電路的分析方法和設(shè)計(jì)方法掌握組合電路的分析方法和設(shè)計(jì)方法。3.3.掌握常用中規(guī)模器件及其應(yīng)用掌握常用中規(guī)模器件及其應(yīng)用。重點(diǎn)與難點(diǎn)：重點(diǎn)與難點(diǎn)：組合電路的分析和設(shè)計(jì)方法組合電路的分析和設(shè)計(jì)方法。 4.14.1組合邏輯電路分析與設(shè)計(jì)組合邏輯電路分析與設(shè)計(jì)（小規(guī)模集成器件小規(guī)模集成器件） 4.24.2單元級組合邏輯電路的介紹、分析與應(yīng)用單元級組合邏輯電路的介紹、分析與應(yīng)用 4.34.

2、3組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) 4.14.1組合邏輯電路分析組合邏輯電路分析與設(shè)計(jì)與設(shè)計(jì)（小規(guī)模集成器件）（小規(guī)模集成器件） 組合組合邏輯邏輯電路概念電路概念輸入：輸入：邏輯關(guān)系：邏輯關(guān)系：z zi i = f= fi i (X (X1 1、X X2 2、X Xn n) i = (1) i = (1、2 2、m)m) 組合電路的特點(diǎn)組合電路的特點(diǎn) 電路由電路由邏輯門邏輯門構(gòu)成，構(gòu)成，不含記憶元件不含記憶元件 輸出與輸入間輸出與輸入間無反饋延遲無反饋延遲回路回路 輸出與電路輸出與電路原來狀態(tài)無關(guān)原來狀態(tài)無關(guān)輸出：輸出：x1、x2、xnz1、z2、zm4.1.1 4.1.1

3、 組合邏輯電路概述組合邏輯電路概述組合電路某一時(shí)刻的輸出僅與組合電路某一時(shí)刻的輸出僅與該時(shí)刻的輸入有關(guān)，該時(shí)刻的輸入有關(guān)，而與而與電路電路前一時(shí)刻的狀態(tài)無關(guān)前一時(shí)刻的狀態(tài)無關(guān)。組合組合邏輯邏輯電路電路x1x2xnz1z2zm分析過程一般包含以下幾個(gè)步驟：分析過程一般包含以下幾個(gè)步驟：例例4.14.1：組合電路如圖所示，分析該電路的邏輯功能。組合電路如圖所示，分析該電路的邏輯功能。組組合合邏邏輯輯電電路路邏邏輯輯表表達(dá)達(dá)式式最最簡簡表表達(dá)達(dá)式式真真值值表表邏邏輯輯功功能能化化簡簡變變換換1 1組合電路的分析步驟：組合電路的分析步驟：&ABF解：解：（1 1）由邏輯圖逐級寫出表達(dá)式。）由邏

4、輯圖逐級寫出表達(dá)式。（2 2）化簡與變換：）化簡與變換：（3 3）由表達(dá)式列出真值表。）由表達(dá)式列出真值表。ABFBABA （4 4）分析邏輯功能）分析邏輯功能 ： 該電路是該電路是異或異或電路。電路。ABABA)(BAABAABB)(BABBABABAFBABA A BF0 00 1 1 01 10110 真值表真值表& & & & &A AB BF F例例4.24.2：組合電路如圖所示，分析該電路的邏輯功能。組合電路如圖所示，分析該電路的邏輯功能。&1ABCLP解：解：（1 1）由邏輯圖逐級寫出）由邏輯圖逐級寫出表達(dá)式（借助中間變量表達(dá)式（借

5、助中間變量P P）。）。（2 2）化簡與變換：）化簡與變換：（3 3）由表達(dá)式列出真值表。）由表達(dá)式列出真值表。ABCP CPBPAPL ABCCABCBABCA )(CBAABCL （4 4）分析邏輯功能）分析邏輯功能 ： 當(dāng)當(dāng)A A、B B、C C三個(gè)變量不一致時(shí)，輸出為三個(gè)變量不一致時(shí)，輸出為“1”1”，所以這個(gè)電路稱為，所以這個(gè)電路稱為“不一致電不一致電路路”。0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1A B CA B C0 01 11 11 11 11 11 10 0

6、 L L 真值表真值表CBAABC CBAABC例例4.34.3：試分析圖所示邏輯電路的功能。：試分析圖所示邏輯電路的功能。結(jié)論：電路為結(jié)論：電路為少數(shù)服從多數(shù)少數(shù)服從多數(shù)的的三變量表決電路。三變量表決電路。解（解（1 1）邏輯表達(dá)式）邏輯表達(dá)式（2 2）列真值表）列真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABF （3 3）分析電路的邏輯功能）分析電路的邏輯功能多數(shù)輸入變量為多數(shù)輸入變量為1 1，輸出，輸出F F為為1 1；多數(shù)輸入變量為多數(shù)輸入變量為0 0，輸出，輸出 F F為為0

7、 0ABBCACACBCAB &FABC2 2、采用小規(guī)模集成器件的組合邏輯電路設(shè)計(jì)、采用小規(guī)模集成器件的組合邏輯電路設(shè)計(jì)工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問題有：主要考慮的問題有： (1)(1)電路最簡：電路最簡： 所用的邏輯器件數(shù)目最少；所用的邏輯器件數(shù)目最少； 器件的種類最少；器件的種類最少； 器件之間的連線最少。器件之間的連線最少。 (2)(2)速度要求：速度要求： 應(yīng)使所用門電路的級數(shù)最少應(yīng)使所用門電路的級數(shù)最少, , 以減少延遲。以減少延遲。 采用小規(guī)模集成器件設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟：采用小規(guī)模集成器件設(shè)計(jì)

8、組合邏輯電路的設(shè)計(jì)步驟： (1) (1)根據(jù)對電路功能要求的文字描述，用真值表表示出輸根據(jù)對電路功能要求的文字描述，用真值表表示出輸入與輸出的邏輯關(guān)系；入與輸出的邏輯關(guān)系；(2) (2) 根據(jù)真值表寫出邏輯函數(shù)表達(dá)式；根據(jù)真值表寫出邏輯函數(shù)表達(dá)式； (3) (3) 根據(jù)提供的門電路，對邏輯函數(shù)表達(dá)式進(jìn)行化簡或根據(jù)提供的門電路，對邏輯函數(shù)表達(dá)式進(jìn)行化簡或相應(yīng)變換；相應(yīng)變換；(4) (4) 根據(jù)邏輯函數(shù)表達(dá)式畫出邏輯電路圖。根據(jù)邏輯函數(shù)表達(dá)式畫出邏輯電路圖。邏輯功能邏輯功能要求要求真值表真值表邏輯函數(shù)邏輯函數(shù)表達(dá)式表達(dá)式簡化簡化表達(dá)式表達(dá)式變換變換邏輯圖邏輯圖例例1 1：有一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感

9、、溫感、紫外光感三種不同類型的有一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感、溫感、紫外光感三種不同類型的火災(zāi)探測器。為了防止誤報(bào)警，只有當(dāng)其中兩種或兩種類型以上的探火災(zāi)探測器。為了防止誤報(bào)警，只有當(dāng)其中兩種或兩種類型以上的探測器發(fā)出火災(zāi)探測信號時(shí)，報(bào)警系統(tǒng)才產(chǎn)生報(bào)警控制信號，設(shè)計(jì)產(chǎn)生測器發(fā)出火災(zāi)探測信號時(shí)，報(bào)警系統(tǒng)才產(chǎn)生報(bào)警控制信號，設(shè)計(jì)產(chǎn)生報(bào)警控制信號的電路。報(bào)警控制信號的電路。 設(shè)設(shè)A A、B B、C C分別代表煙感、溫感、紫外光感三種探測器的探測信號，為報(bào)分別代表煙感、溫感、紫外光感三種探測器的探測信號，為報(bào)警控制電路的輸入，警控制電路的輸入，1 1表示發(fā)出火災(zāi)探測信號表示發(fā)出火災(zāi)探測信號，0 0表示無火

10、災(zāi)報(bào)警表示無火災(zāi)報(bào)警；F F表示報(bào)警控制電路的輸出，表示報(bào)警控制電路的輸出，1 1表示有火災(zāi)報(bào)警表示有火災(zāi)報(bào)警，0 0表示無火災(zāi)報(bào)警。表示無火災(zāi)報(bào)警。解：解：（1 1）列真值表：）列真值表：A B CA B CF F0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 10 00 00 01 10 01 11 11 1真值表真值表（3 3）用卡諾圖用卡諾圖化簡化簡C CABAB0 0000001011 1111110101 11 11 11 10 00 00 00 0（2 2）由真值表寫出函

11、數(shù)表達(dá)式）由真值表寫出函數(shù)表達(dá)式ABCCABCBABCAF得最簡與得最簡與或表達(dá)式：或表達(dá)式：（4 4）畫出邏輯圖）畫出邏輯圖: :ACBCABF （5 5）如果，要求用）如果，要求用與非門與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式兩次求反，轉(zhuǎn)換成與非達(dá)式兩次求反，轉(zhuǎn)換成與非與非表達(dá)式：與非表達(dá)式： 畫出邏輯圖。畫出邏輯圖。 & & & &1 1F FA AB BC CB BC C& &A A& &F F& & &BCACABBCACABF （6 6）如果要求用）如果要求用或非門或非門實(shí)現(xiàn)該

12、邏輯電路，就應(yīng)將表達(dá)實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成或非式轉(zhuǎn)換成或非或非表達(dá)式：或非表達(dá)式： 畫出邏輯圖畫出邏輯圖 ACBCABF)()(CBCABACBCABA BCC)A(B C)BC)(B(AC)C)(BB)(A(ABC1A1F11 （7 7）如果要求用）如果要求用與或非門與或非門實(shí)現(xiàn)該邏輯電路實(shí)現(xiàn)該邏輯電路畫出邏輯圖畫出邏輯圖 ACBCABFCBCABACBCABABC&A&F&1111例例2 2人類有人類有O O、A A、B B、ABAB種基本血型，輸血者與受血者的血種基本血型，輸血者與受血者的血型必須符合圖示原則。試用與非門設(shè)計(jì)一血型關(guān)系檢測電路，型必須符

13、合圖示原則。試用與非門設(shè)計(jì)一血型關(guān)系檢測電路，用以檢測輸血者與受血者之間的血型關(guān)系是否符合圖示關(guān)系，用以檢測輸血者與受血者之間的血型關(guān)系是否符合圖示關(guān)系，如果符合，輸出為如果符合，輸出為1 1，否則為，否則為0 0。 依題意：輸血者的種血型和受依題意：輸血者的種血型和受血者的種血型都是輸入變量，二者血者的種血型都是輸入變量，二者之間的關(guān)系是否符合上述原則為輸出之間的關(guān)系是否符合上述原則為輸出函數(shù)函數(shù)L L。為了使電路最簡，考慮用兩個(gè)變?yōu)榱耸闺娐纷詈?，考慮用兩個(gè)變量的四種組合表示種血型，共需量的四種組合表示種血型，共需個(gè)輸入變量。個(gè)輸入變量。O OO OA AA AB BB BABABABAB受

14、血者受血者輸血者輸血者解第一步解第一步: : 作出卡諾圖，化簡得到最簡與或表達(dá)式。作出卡諾圖，化簡得到最簡與或表達(dá)式。血型血型輸血者輸血者受血者受血者C DC DE FE FO O0 00 00 00 0A A0 10 10 10 1B B1 01 01 01 0ABAB1 11 11 11 1輸入輸入輸出輸出CDCDEFEFL L000000001 1000001011 1000010101 1000011111 1010101011 1010111111 1101010101 1101011111 1111111111 10 01 11 11 11 10 01 11 10 00000010

15、11111101000000101CDCDEFEF0 00 01 10 00 00 01 11 111111010EDFCEFDCL 第三步：第三步： 畫邏輯圖。畫邏輯圖。& &1 1& & & &1 1& &L LC CD DE EF F第二步：將最簡與或表達(dá)式變換為與非與非式。第二步：將最簡與或表達(dá)式變換為與非與非式。EDFCEFDCL 2 2、只有原變量輸入條件下的設(shè)計(jì)、只有原變量輸入條件下的設(shè)計(jì)例例3 3 用與非門實(shí)現(xiàn)函數(shù)：用與非門實(shí)現(xiàn)函數(shù)：F F（A A，B B，C C，D D）=m=m（4 4，5 5，6 6，7 7，

16、8 8，9 9，1010，1111，1212，1313，1414）解：用卡諾圖對函數(shù)進(jìn)行化簡，如圖所示。解：用卡諾圖對函數(shù)進(jìn)行化簡，如圖所示?；喗Y(jié)果為化簡結(jié)果為 DACBBABAF兩次求反，得：兩次求反，得：DACBBABAF 01110111000111100001CDAB010101111110&ABC&ABDF既有原變量輸入又有既有原變量輸入又有反變量輸入時(shí)與非結(jié)構(gòu)邏輯圖反變量輸入時(shí)與非結(jié)構(gòu)邏輯圖如果沒有反變量輸入，第一級反相器需用來產(chǎn)生反變量。所以如果沒有反變量輸入，第一級反相器需用來產(chǎn)生反變量。所以其邏輯電路如圖所示，電路為其邏輯電路如圖所示，電路為3 3級門電路結(jié)

17、構(gòu)。級門電路結(jié)構(gòu)。用用9 9個(gè)與非門完成的電路圖個(gè)與非門完成的電路圖&BC&ADF1111ACBBDAACBBDACABDBADACBBABAF )()( 對化簡結(jié)果進(jìn)一步變換對化簡結(jié)果進(jìn)一步變換&BCADFDACBBABAFDACBBABA用用5 5個(gè)與非門完成的電路圖個(gè)與非門完成的電路圖引入生成項(xiàng)，進(jìn)一步改進(jìn)。引入生成項(xiàng)，進(jìn)一步改進(jìn)。DBDABADABA 根據(jù)：根據(jù)：ABCDBABCDAABCDBABCDAACDBBCDADCABDCBADBDABACACBBAF )()( & & & & &A AC CD DB BF F個(gè)與

18、非門完成的電路圖個(gè)與非門完成的電路圖邏輯電路仍然是級門結(jié)構(gòu)，邏輯電路仍然是級門結(jié)構(gòu)，只需要個(gè)與非門，是實(shí)現(xiàn)只需要個(gè)與非門，是實(shí)現(xiàn)該函數(shù)的最佳結(jié)果。該函數(shù)的最佳結(jié)果。&BC&ADF1111&BCADF& & & & &A AC CD DB BF F在只有原變量在只有原變量輸入，沒有反輸入，沒有反變量輸入的條變量輸入的條件下，使用與件下，使用與非門設(shè)計(jì)的特非門設(shè)計(jì)的特點(diǎn)：點(diǎn)：(1) (1) 結(jié)構(gòu)為級門電路，結(jié)構(gòu)為級門電路，輸入級輸入級、與項(xiàng)級與項(xiàng)級和和輸出級輸出級。(2) (2) 輸入級門電路的個(gè)數(shù)，取決于函數(shù)中乘積項(xiàng)所包含的輸入級門

19、電路的個(gè)數(shù)，取決于函數(shù)中乘積項(xiàng)所包含的尾部尾部因子因子種類的多少。種類的多少。(3) (3) 與項(xiàng)級包含器件的多少，取決于與項(xiàng)級包含器件的多少，取決于乘積項(xiàng)乘積項(xiàng)的多少。的多少。(4) (4) 輸出級總是一個(gè)與非門。輸出級總是一個(gè)與非門。因此因此：應(yīng)盡可能地合并乘積項(xiàng)，以減少與項(xiàng)級的器件數(shù)；盡可：應(yīng)盡可能地合并乘積項(xiàng)，以減少與項(xiàng)級的器件數(shù)；盡可能地減少尾部因子的種類，以減少輸入級器件的數(shù)目。能地減少尾部因子的種類，以減少輸入級器件的數(shù)目。先取后舍法先取后舍法例例2 2 用與非門實(shí)現(xiàn)函數(shù)：用與非門實(shí)現(xiàn)函數(shù)：F F（A A，B B，C C，D D）=m=m（4 4，5 5，6 6，7 7，8 8，

20、9 9，1010，1111，1212，1313，1414）01110111000111100001CDAB010101111110ABCDBABCDAABCDBABCDAF & & & & &A AC CD DB BF F個(gè)與非門完成的電路圖個(gè)與非門完成的電路圖4.24.2單元級組合邏輯電路的介紹、分析與應(yīng)用單元級組合邏輯電路的介紹、分析與應(yīng)用4.2.14.2.1加法器加法器不考慮低位進(jìn)位不考慮低位進(jìn)位, ,將兩個(gè)將兩個(gè)1 1位二進(jìn)制數(shù)相加的邏輯運(yùn)算位二進(jìn)制數(shù)相加的邏輯運(yùn)算 半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式 邏輯電路圖邏輯電路圖1000

21、C011110101000SBA 半加器的真值表半加器的真值表BABAS C = AB A B =1 & C=AB BAS 1.1.半加器（半加器（Half AdderHalf Adder） A B S C 邏輯符號圖邏輯符號圖 邏輯符號圖邏輯符號圖下面我們分析一位全加器電路。下面我們分析一位全加器電路。全加器進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號的相加全加器進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號的相加2.2.全加器（全加器（Full AdderFull Adder）分析：分析： （1）由邏輯圖逐級寫）由邏輯圖逐級寫出表達(dá)式，化簡。出表達(dá)式，化簡。（2）由表達(dá)式列出真值表。）由表達(dá)式列出真值表

22、。（3）分析邏輯功能）分析邏輯功能 ： 輸入有奇數(shù)個(gè)輸入有奇數(shù)個(gè)1時(shí)，時(shí)，F(xiàn)=1；輸入有兩個(gè)或以上輸入有兩個(gè)或以上1，CO=1。BACIFCIBACI CIBA)(CIBACIBAABCICIBAABCOABCIBA)(ABCIBACIBA 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值表真值表ABCIACIB 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值

23、表真值表分析：分析：（3）分析邏輯功能）分析邏輯功能 ： 輸入有奇數(shù)個(gè)輸入有奇數(shù)個(gè)1時(shí)，時(shí)，F(xiàn)=1；輸入有兩個(gè)或以上輸入有兩個(gè)或以上1，CO=1。 A、 B為加數(shù)、被加數(shù)為加數(shù)、被加數(shù)Ci為低位向本位的進(jìn)位位為低位向本位的進(jìn)位位F為本位的和為本位的和CO是本位向高位的進(jìn)位位是本位向高位的進(jìn)位位故該電路又稱為故該電路又稱為1位位全加器全加器。1位全加器的邏輯符號位全加器的邏輯符號 A+ B+ CICO F A i B i C i - 1 C i F i C I C O 用異或門構(gòu)成全加器用異或門構(gòu)成全加器CIBAF ABCIBACO)( A i B i =1 & AB C i - 1 =

24、1 & F i C i 半半 加加 器器 半半 加加 器器 兩個(gè)半加器構(gòu)成一個(gè)全加器兩個(gè)半加器構(gòu)成一個(gè)全加器CIBAFABCIBACO)(用與或非門構(gòu)成全加器用與或非門構(gòu)成全加器CIBAF ABCIBACO)(CIBABA)(ABCIBA)(ABCIBA)(ABCIABBA)(ABCIBA 3、多位加法器、多位加法器 由多個(gè)一位全加器可以構(gòu)成多位加由多個(gè)一位全加器可以構(gòu)成多位加法器。構(gòu)成的方法有兩種：法器。構(gòu)成的方法有兩種：A、逐位進(jìn)位加法器（、逐位進(jìn)位加法器（串行進(jìn)位）串行進(jìn)位）B、超前進(jìn)位加法器、超前進(jìn)位加法器 A A、逐位進(jìn)位加法器（串行進(jìn)位）、逐位進(jìn)位加法器（串行進(jìn)位）F2F3

25、CICOCICOCICOCICOA1A2A0A3B1B0B2B3F0F1CO1000)(CBAF001000)(BACBAC0111)(CBAF110111)(BACBAC1222)(CBAF2333)(CBAF221222)(BACBAC332333)(BACBAC 低位的進(jìn)位信號送給鄰近高位作為輸入信號。低位的進(jìn)位信號送給鄰近高位作為輸入信號。 任一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行。任一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行。 串行進(jìn)位加法器運(yùn)算速度不高。串行進(jìn)位加法器運(yùn)算速度不高。 1iiiiCBAF綜上我們得到全加器的表達(dá)式為綜上我們得到全加器的表達(dá)式為 1)(i

26、iiiiiCBABAC B B、超前進(jìn)位加法器、超前進(jìn)位加法器1()()iiiiiABABC1iiiiiABCAB1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&74LS283 邏輯圖與邏輯圖與 引腳圖引腳圖1()()iiiiiiFABABC1iiiiiiCABCAB 超前進(jìn)位加法器超前進(jìn)位加法器所有進(jìn)位都是同時(shí)產(chǎn)生的，所有進(jìn)位都是同時(shí)產(chǎn)生的，故電路延時(shí)時(shí)間與位數(shù)多少故

27、電路延時(shí)時(shí)間與位數(shù)多少無關(guān)。無關(guān)。每一位的進(jìn)位值只與被加數(shù)、加數(shù)及最低位進(jìn)位有關(guān)。每一位的進(jìn)位值只與被加數(shù)、加數(shù)及最低位進(jìn)位有關(guān)。而被加數(shù)、加數(shù)及最低位進(jìn)位在計(jì)算開始前就確定了，而被加數(shù)、加數(shù)及最低位進(jìn)位在計(jì)算開始前就確定了，因此可以同步地計(jì)算各位的最終取值，大大縮短計(jì)算時(shí)因此可以同步地計(jì)算各位的最終取值，大大縮短計(jì)算時(shí)間。間。超前進(jìn)位加法器的特點(diǎn)超前進(jìn)位加法器的特點(diǎn)電路復(fù)雜，速度很快！電路復(fù)雜，速度很快！在位數(shù)較多時(shí)其運(yùn)算速度比行波加法器的要在位數(shù)較多時(shí)其運(yùn)算速度比行波加法器的要快得多?？斓枚?。 4 4位全加器的邏輯符號為位全加器的邏輯符號為0303PQ03CICO全加器實(shí)現(xiàn)的是二進(jìn)制數(shù)的加

28、法，因此若某一邏輯函數(shù)全加器實(shí)現(xiàn)的是二進(jìn)制數(shù)的加法，因此若某一邏輯函數(shù)的輸出恰巧等于輸入代碼所表示的數(shù)加上另一常數(shù)或另的輸出恰巧等于輸入代碼所表示的數(shù)加上另一常數(shù)或另一組輸入代碼時(shí)，適合用全加器實(shí)現(xiàn)。全加器一般可以一組輸入代碼時(shí)，適合用全加器實(shí)現(xiàn)。全加器一般可以構(gòu)成代碼轉(zhuǎn)換電路、加減運(yùn)算電路等。構(gòu)成代碼轉(zhuǎn)換電路、加減運(yùn)算電路等。4、全減器及減法器、全減器及減法器 全減器是完成一位二進(jìn)制減法運(yùn)算的器件。全減器是完成一位二進(jìn)制減法運(yùn)算的器件。 x y Bin D Bout0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 10 11 00 00 01 1

29、xyBinD1111BoutxyBin1111 真值表如下：真值表如下： 卡諾圖如下：卡諾圖如下：三個(gè)輸入端：被減數(shù)三個(gè)輸入端：被減數(shù) x、減數(shù)、減數(shù) y 低位向本位的借位低位向本位的借位 Bin兩個(gè)輸出端：本位的差兩個(gè)輸出端：本位的差 D 、本位向高位的借位、本位向高位的借位 Bout 邏輯符號邏輯符號XYBinBoutD 邏輯表達(dá)式為：邏輯表達(dá)式為：D = x y BinBout = x y + x Bin + y Bin 用加法器實(shí)現(xiàn)減法器的功能用加法器實(shí)現(xiàn)減法器的功能 在實(shí)際應(yīng)用中，是將全加器推演為全減器，則全減器的邏輯表達(dá)在實(shí)際應(yīng)用中，是將全加器推演為全減器，則全減器的邏輯表達(dá)式變換

30、為式變換為：D = x y Bin = x y BinBout = x y + x Bin + y BinBout = ( x + y ) ( x + Bin ) ( y + Bin ) = x y + x Bin + y BinXYCinCoutF 將全加器的進(jìn)位輸入進(jìn)位輸入 Ci 和進(jìn)位輸出和進(jìn)位輸出Ci+1 分別看成是全減器的兩個(gè)低有效的借位輸入借位輸入 /bi 和借位輸出和借位輸出 /bi+1 全加器的和和 Fi 即為全減器的差差 Di 則：D = x y bi bi+1 = x y + x bi + y biXYCinCoutF/bi/bi+1yxDINFXYCOUTININCXY

31、CXY CXYININXYX CY C全加器全加器 該結(jié)果與前頁討論的一致該結(jié)果與前頁討論的一致。 按照補(bǔ)碼運(yùn)算規(guī)則，用加法運(yùn)算實(shí)現(xiàn)減法運(yùn)算：按照補(bǔ)碼運(yùn)算規(guī)則，用加法運(yùn)算實(shí)現(xiàn)減法運(yùn)算： x y = x + y補(bǔ) xn-1 xn-2 x0 yn-1 yn-2 y0 = xn-1 xn-2 x0 + 2n yn-1 yn-2 y0 = xn-1 xn-2 x0 + yn-1 yn-2 y0 + 1 綜上所述，如果要把一個(gè)綜上所述，如果要把一個(gè) n 位加法器用于位加法器用于 n 位減法器位減法器的功能，則只需將減數(shù)變補(bǔ)，并把進(jìn)位輸入和進(jìn)位輸出分的功能，則只需將減數(shù)變補(bǔ)，并把進(jìn)位輸入和進(jìn)位輸出分別當(dāng)作

32、一對低有效的借位輸入和借位輸出即可。別當(dāng)作一對低有效的借位輸入和借位輸出即可。 例例1：用用4位全加器實(shí)現(xiàn)兩個(gè)位全加器實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)之差位二進(jìn)制數(shù)之差解：解：A B=A +（B的補(bǔ)碼）的補(bǔ)碼） 補(bǔ)碼補(bǔ)碼=反碼反碼+1 ，則電路如圖則電路如圖01230123bbbbaaaa101230123bbbbaaaa421 半加器、全加器半加器、全加器5. 全加器的應(yīng)用全加器的應(yīng)用 例例2：用用4位全加器實(shí)現(xiàn)位全加器實(shí)現(xiàn)8421BCD碼碼轉(zhuǎn)換成余轉(zhuǎn)換成余3BCD碼的碼制轉(zhuǎn)換電路。碼的碼制轉(zhuǎn)換電路。解：解：設(shè)設(shè)DCBA為輸入為輸入8421BCD碼，碼，F(xiàn)3F2F1F0為輸出余為輸出余3BCD碼碼余余3

33、BCD碼碼=8421BCD碼碼 + 0011，F(xiàn)3F2F1F0=DCBA+0011則電路如圖則電路如圖421 半加器、全加器半加器、全加器十進(jìn)制數(shù)十進(jìn)制數(shù)DCBAF3F2F1F001 234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 實(shí)現(xiàn)余實(shí)現(xiàn)余3碼到碼到8421BCD碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。設(shè)：輸入為余設(shè)：輸入為余3碼碼DCBA ，輸出為，輸出為842

34、1碼碼F3F2F1F0 則： F3F2F1F0 = DCBA 0011 = DCBA + 1101電路圖為： 設(shè)計(jì)設(shè)計(jì)8421碼和余碼和余3碼的通用轉(zhuǎn)換器。碼的通用轉(zhuǎn)換器。設(shè)：輸入為設(shè)：輸入為DCBA ，輸出為，輸出為F3F2F1F0設(shè)置轉(zhuǎn)換開關(guān)選擇設(shè)置轉(zhuǎn)換開關(guān)選擇 K則：則：K = 0 8421 余3碼1 余3碼 8421K = 0 +0011 修正1 +1101（-3） 修正1OK例例3 3 用兩片用兩片74LS28374LS283構(gòu)成一個(gè)構(gòu)成一個(gè)8 8位二進(jìn)制數(shù)加法器位二進(jìn)制數(shù)加法器 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 C

35、O S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。 例例 4 試用全加器完成二進(jìn)制的乘法功能。 解解 以兩個(gè)二進(jìn)制數(shù)相乘為例。乘法算式如下： ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1& 例例 5 試用四位全加器構(gòu)成一位 8421 碼的加法電路。 解解 兩個(gè) 8421 碼相加，其和仍應(yīng)

36、為8421 碼，如不是 8421 碼則結(jié)果錯(cuò)誤。如 產(chǎn)生錯(cuò)誤的原因是產(chǎn)生錯(cuò)誤的原因是 8421BCD碼為十進(jìn)制，逢十進(jìn)碼為十進(jìn)制，逢十進(jìn)一，一， 而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同，而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同， 當(dāng)和數(shù)大于當(dāng)和數(shù)大于 9 時(shí)，時(shí)，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對結(jié)果進(jìn)行修正。當(dāng)運(yùn)還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于算結(jié)果小于等于 9 時(shí)，不需修正或加時(shí)，不需修正或加“0”，但當(dāng)結(jié)果但當(dāng)結(jié)果大于大于 9 時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加0110即可。即

37、可。十進(jìn)未校正BCD碼和校正的BCD碼和十進(jìn)未校正BCD碼和校正的BCD碼和制數(shù)C4 F3 F2 F1 F0 C4 S3 S2 S1 S0制數(shù)C4 F3 F2 F1 F0C4 S3 S2 S1 S001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1101112131415161718191 0 1 01 0 1 11 1 0 01 1 0 11 1

38、 1 01 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 1故修正電路應(yīng)含一個(gè)判故修正電路應(yīng)含一個(gè)判 9 電路，當(dāng)和數(shù)大于電路，當(dāng)和數(shù)大于 9 時(shí)對結(jié)果時(shí)對結(jié)果加加0110， 小于等于小于等于 9 時(shí)加時(shí)加0000。 除了上述大于除了上述大于 9 時(shí)的情況外，如相加結(jié)果產(chǎn)生了進(jìn)時(shí)的情況外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于位位，其結(jié)果必定大于 9， 所以大于所以大于 9 的條件為

39、的條件為 _4432313231FCF FF FCF F F F大于大于 9 的化簡的化簡 一位 8421BCD碼加法器電路圖 _4432313231FCF FF FCF F F F編碼編碼422 編碼器編碼器 Encoders 編碼器的通用邏輯符號如圖所示：編碼器的通用邏輯符號如圖所示：在選定的一系列二進(jìn)制數(shù)碼中，賦予每個(gè)二進(jìn)制在選定的一系列二進(jìn)制數(shù)碼中，賦予每個(gè)二進(jìn)制數(shù)碼以某一固定含義。數(shù)碼以某一固定含義。編碼器編碼器 能完成編碼功能的電路。能完成編碼功能的電路。編碼器有編碼器有n個(gè)輸入端個(gè)輸入端 m個(gè)輸出端個(gè)輸出端 1. 二進(jìn)制編碼器二進(jìn)制編碼器 用用m位二進(jìn)制代碼對位二進(jìn)制代碼對n=2

40、m個(gè)一般信號個(gè)一般信號進(jìn)行編碼的電路進(jìn)行編碼的電路例如例如n=3，可以對，可以對8個(gè)一般信號進(jìn)行編碼。個(gè)一般信號進(jìn)行編碼。這種編碼器特點(diǎn)：這種編碼器特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)有效信號，任何時(shí)刻只允許輸入一個(gè)有效信號，不允許同時(shí)出現(xiàn)兩個(gè)或兩個(gè)以上的有效信號，因而其輸不允許同時(shí)出現(xiàn)兩個(gè)或兩個(gè)以上的有效信號，因而其輸入是一組有約束入是一組有約束(互相排斥互相排斥)的變量。的變量。 編碼器工作原理：以編碼器工作原理：以8位輸入、位輸入、3位輸出的編碼器為例位輸出的編碼器為例輸入輸入: I0 I7，輸出，輸出: Y0 Y2 ，故又稱故又稱8線線3線編碼器線編碼器I7 I6 I5 I4 I3 I2 I1

41、 I0Y2 Y1 Y00 0 0 0 0 0 0 10 0 00 0 0 0 0 0 1 00 0 10 0 0 0 0 1 0 0 0 1 00 0 0 0 1 0 0 00 1 10 0 0 1 0 0 0 01 0 00 0 1 0 0 0 0 01 0 10 1 0 0 0 0 0 01 1 01 0 0 0 0 0 0 01 1 1 真值表真值表 輸出函數(shù)表達(dá)式輸出函數(shù)表達(dá)式Y(jié)0 = I1 + I3 + I5 + I7Y1 = I2 + I3 + I6 + I7Y2 = I4 + I5 + I6 + I7當(dāng)且僅當(dāng)輸入代碼中的一位為當(dāng)且僅當(dāng)輸入代碼中的一位為 1 ，輸出編碼不可能重復(fù)。

42、，輸出編碼不可能重復(fù)。8-3 編碼器編碼器Y0Y2Y1I0I1I2I3I5I6I7I4邏輯符號邏輯符號任何時(shí)刻任何時(shí)刻I0I7當(dāng)中僅有當(dāng)中僅有一個(gè)取值為一個(gè)取值為1電路圖電路圖I0I1I2I3I5I6I7I4Y0Y1Y2 1 1 1Ii與與Yj之間的關(guān)系：使之間的關(guān)系：使Yj 為為 1 的是那些的是那些Ii ，其下標(biāo)，其下標(biāo) i 的二進(jìn)制的二進(jìn)制數(shù)的第數(shù)的第 j 位均為位均為1。例例 Y1 = I2+I3+I6+I7即即 Y1 = I010+I011+I110+I111 根據(jù)前述的輸出與輸入下標(biāo)的關(guān)系可以直接寫出根據(jù)前述的輸出與輸入下標(biāo)的關(guān)系可以直接寫出 16-4 編碼器的輸出函數(shù)表達(dá)式，如下

43、：編碼器的輸出函數(shù)表達(dá)式，如下：Y0 = I1 + I3 + I5 + I7 + I9 + I11 + I13 + I15Y1 = I2 + I3 + I6 + I7 + I10 + I11 + I14 + I15Y2 = I4 + I5 + I6 + I7 + I12 + I13 + I14 + I15Y3 = I8 + I9 + I10 + I11 + I12 + I13 + I14 + I152、優(yōu)先權(quán)編碼器、優(yōu)先權(quán)編碼器 Priority Encoders 如果在任一時(shí)刻，允許如果在任一時(shí)刻，允許 2n 個(gè)部件中有多個(gè)器件同時(shí)提出請個(gè)部件中有多個(gè)器件同時(shí)提出請求，則求，則 2n n 二

44、進(jìn)制編碼器產(chǎn)生的二進(jìn)制編碼器產(chǎn)生的 n 位編碼必定有重復(fù)，而不能位編碼必定有重復(fù)，而不能與輸入請求的條件一一對應(yīng)了。與輸入請求的條件一一對應(yīng)了。為此，應(yīng)對輸入端進(jìn)行優(yōu)先權(quán)分配，使編碼器僅為此，應(yīng)對輸入端進(jìn)行優(yōu)先權(quán)分配，使編碼器僅響應(yīng)請響應(yīng)請求中優(yōu)先權(quán)最高求中優(yōu)先權(quán)最高的有效輸入端，并產(chǎn)生相應(yīng)的輸出編碼。這的有效輸入端，并產(chǎn)生相應(yīng)的輸出編碼。這種具有指定輸入端優(yōu)先權(quán)順序的編碼器。稱為種具有指定輸入端優(yōu)先權(quán)順序的編碼器。稱為優(yōu)先權(quán)編碼器。優(yōu)先權(quán)編碼器。8線線3線優(yōu)先編碼器線優(yōu)先編碼器電路圖電路圖輸出函數(shù)表達(dá)式輸出函數(shù)表達(dá)式4567ININININ)()(245345671ININININININI

45、NINY)()()(12463465670ININININININININININY45672ININININY假設(shè)假設(shè)0STSTININININININININYS76543210STYYSEX 真值表真值表輸輸 入入輸輸 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1

46、 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析與總結(jié)分析與總結(jié)從輸入分析：從輸入分析：/ST為為1，任何輸入均不被編碼；，任何輸入均不被編碼； /ST為為0，允許編碼。，允許編碼。 真值表真值表輸輸 入入輸輸 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11

47、 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析與總結(jié)分析與總結(jié)允許編碼時(shí)：允許編碼時(shí)：輸入低電平有效，當(dāng)多個(gè)低電平輸入時(shí)，對最高下標(biāo)號輸入編碼。輸入低電平有效，當(dāng)多個(gè)低電平輸入時(shí)，對最高下標(biāo)號輸入編碼。優(yōu)先權(quán)為優(yōu)先權(quán)為： / IN7(最高最高) / IN6 / IN5 / IN4 / IN3 / IN2 / IN1 / IN0 真值表真值表輸輸 入入輸輸 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1

48、0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析與總結(jié)分析與總結(jié)從輸出分析：從輸出分析：允許編碼時(shí)，允許編碼時(shí)，/Y0、/Y1、/Y2給出編碼的三位二進(jìn)制值。給出編碼的三位二進(jìn)制值。 真值表真值表輸輸 入入輸輸 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0

49、 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析與總結(jié)分析與總結(jié) /YEX=YS=1， 編碼器不工作；編碼器不工作； /YEX=1，YS=0， 編碼器工作，但無有效輸入；編碼器工作，但無有效輸入； /YEX=0，YS=1， 編碼器工作，已對有效輸入編碼。編碼器工

50、作，已對有效輸入編碼。 MSI優(yōu)先權(quán)編碼器優(yōu)先權(quán)編碼器 74LS148 邏邏輯符號如圖所示：輯符號如圖所示： （注意信號極性的表示方法）（注意信號極性的表示方法）其中其中 為為8個(gè)輸入信號，個(gè)輸入信號， 為使能端（輸入控制端），為使能端（輸入控制端），都是低電平有效；都是低電平有效； 為輸出信號，為輸出信號， 為選通輸出端，為選通輸出端， 為為擴(kuò)展端。擴(kuò)展端。 70 ININST02 YYsYEXY16線線4線優(yōu)先編碼器（兩片線優(yōu)先編碼器（兩片8線線3線優(yōu)先編碼器擴(kuò)展）線優(yōu)先編碼器擴(kuò)展）應(yīng)用舉例：應(yīng)用舉例： 一個(gè)呼叫請求控制器，有一個(gè)呼叫請求控制器，有N條輸入線，連接條輸入線，連接N個(gè)按鍵，個(gè)

51、按鍵，請求有優(yōu)先級。有唯一按鍵時(shí)，輸出其對應(yīng)編碼；有多鍵同請求有優(yōu)先級。有唯一按鍵時(shí)，輸出其對應(yīng)編碼；有多鍵同時(shí)按下時(shí)，輸出優(yōu)先級最高者的編碼。使用一個(gè)優(yōu)先編碼器，時(shí)按下時(shí)，輸出優(yōu)先級最高者的編碼。使用一個(gè)優(yōu)先編碼器，就可以滿足這一電路。就可以滿足這一電路。423 譯碼器譯碼器 Decoders 編碼器的框圖如圖所示：編碼器的框圖如圖所示：譯碼器譯碼器 譯碼器的工作過程與編碼器相反，它將二進(jìn)制譯碼器的工作過程與編碼器相反，它將二進(jìn)制編碼翻譯成不同的硬件輸出組合。編碼翻譯成不同的硬件輸出組合。輸入輸入編碼字編碼字使能使能輸入輸入輸出輸出編碼字編碼字譯碼器譯碼器映射映射 一般譯碼器輸入端數(shù)一般譯碼

52、器輸入端數(shù)n 總是小于輸出端數(shù)總是小于輸出端數(shù)m； 輸入編碼為輸入編碼為n位二進(jìn)制位二進(jìn)制 編碼編碼； 一個(gè)一個(gè)n位字表示位字表示 2n 個(gè)個(gè)不同的編碼值，通常為：不同的編碼值，通常為： 0( 2n 1)。有時(shí)編碼值。有時(shí)編碼值可以少于可以少于 2n 個(gè)。個(gè)。（1）2線線4線譯碼器：線譯碼器：1完全譯碼器完全譯碼器輸輸 入入輸輸 出出 1 X X0 0 00 0 10 1 00 1 11 1 1 11 1 1 01 1 0 11 0 1 10 1 1 1電路圖電路圖輸出函數(shù)表達(dá)式輸出函數(shù)表達(dá)式 真值表真值表STmSTAAY0010STmSTAAY1011STmSTAAY2012STmSTAAY

53、3013 3Y2Y1Y0YST1A0A 邏輯符號邏輯符號 （2） 3線線8線譯碼器線譯碼器 1完全譯碼器完全譯碼器例：將例：將2線線4線譯碼器擴(kuò)展為線譯碼器擴(kuò)展為3線線8線譯碼器。線譯碼器。解解：2線線4線譯碼器的輸出端有線譯碼器的輸出端有4個(gè)，而個(gè)，而3線線8線譯碼器要線譯碼器要8個(gè)輸個(gè)輸出端，所以需要兩片出端，所以需要兩片2線線4線譯碼器。線譯碼器。 A2 A1 A0/Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y00 0 01 1 1 1 1 1 1 00 0 11 1 1 1 1 1 0 10 1 01 1 1 1 1 0 1 10 1 11 1 1 1 0 1 1 11

54、0 01 1 1 0 1 1 1 11 0 11 1 0 1 1 1 1 11 1 01 0 1 1 1 1 1 11 1 10 1 1 1 1 1 1 1（2） 3線線8線譯碼器線譯碼器 1完全譯碼器完全譯碼器 A2 A1 A0/Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y00 0 01 1 1 1 1 1 1 00 0 11 1 1 1 1 1 0 10 1 01 1 1 1 1 0 1 10 1 11 1 1 1 0 1 1 11 0 01 1 1 0 1 1 1 11 0 11 1 0 1 1 1 1 11 1 01 0 1 1 1 1 1 11 1 10 1 1 1 1

55、 1 1 11012AAA3Y0YST7Y4YST 當(dāng)?shù)刂份斎氘?dāng)?shù)刂份斎?時(shí)，則時(shí)，則 全為全為1，則要求低，則要求低位片的位片的 =1； 中有一個(gè)為中有一個(gè)為0，則要求高位片的，則要求高位片的 =0。 STST2A 所以低位片的所以低位片的 =A2，高位片的，高位片的 = 。 0012AAA7Y4YST3Y0YST 當(dāng)?shù)刂份斎氘?dāng)?shù)刂份斎?時(shí)，則時(shí)，則 為為1，則要求高位片，則要求高位片的的 =1； 中有一個(gè)為中有一個(gè)為0，則要求低位片的，則要求低位片的 =0；（2） 3線線8線譯碼器線譯碼器 1完全譯碼器完全譯碼器 畫出邏輯圖畫出邏輯圖 常用常用3線線8線譯碼器為線譯碼器為74LS138 1

56、完全譯碼器完全譯碼器真值表如下：真值表如下：STA /STB /STC A2 A1 A0 /Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y0X 1 X X X X1 1 1 1 1 1 1 1X X 1 X X X1 1 1 1 1 1 1 10 X X X X X1 1 1 1 1 1 1 11 0 0 0 0 01 1 1 1 1 1 1 01 0 0 0 0 11 1 1 1 1 1 0 11 0 0 0 1 01 1 1 1 1 0 1 11 0 0 0 1 11 1 1 1 0 1 1 11 0 0 1 0 01 1 1 0 1 1 1 11 0 0 1 0 11 1 0

57、 1 1 1 1 11 0 0 1 1 01 0 1 1 1 1 1 11 0 0 1 1 10 1 1 1 1 1 1 1譯碼器譯碼器74LS138的使用要點(diǎn)的使用要點(diǎn)74LS138的輸出信號為低有效，它有的輸出信號為低有效，它有三個(gè)使能端輸入端（三個(gè)使能端輸入端（ STA 、/STB、 /STC ），只有在三個(gè)使能輸入全部有），只有在三個(gè)使能輸入全部有效時(shí)，才能有正確的有效輸出。效時(shí)，才能有正確的有效輸出。74LS138 外部信號之間的關(guān)系為：外部信號之間的關(guān)系為： Yi = STA STB STC mimi表示輸入地址變量表示輸入地址變量A2、 A1、A0的一個(gè)最小項(xiàng)的一個(gè)最小項(xiàng)邏輯符號

58、如下邏輯符號如下：譯碼器的級聯(lián)譯碼器的級聯(lián) Cascading Decoders 當(dāng)輸入變量數(shù)當(dāng)輸入變量數(shù) n大于器件的輸入變量數(shù)時(shí)，可以大于器件的輸入變量數(shù)時(shí)，可以用多個(gè)二進(jìn)制譯碼器的級聯(lián)來實(shí)現(xiàn)。用多個(gè)二進(jìn)制譯碼器的級聯(lián)來實(shí)現(xiàn)。例例1 用兩個(gè)用兩個(gè) 3-8 譯碼器組成譯碼器組成 4-16 譯碼器。譯碼器。N3N2N1N04-16譯碼器DEC15DEC14DEC1DEC0 用兩片用兩片74LS138U1和和U2級聯(lián)級聯(lián)起來。起來。將輸入的將輸入的最高位最高位N3分別接到分別接到U1/STC及及U2 STA； 整個(gè)級聯(lián)電路的使整個(gè)級聯(lián)電路的使能輸入能輸入/EN分別接到分別接到U1 / STB和和

59、U2 / STB 。/DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC8/DEC9/DEC11/DEC14/DEC13/DEC15U1+5VRN0N1N2N3/EN/DEC3/DEC10/DEC1274LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STC74LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STCU2 當(dāng)當(dāng) /EN = 0時(shí)時(shí)若若N3 = 0則則U2的輸出無效的輸出無效(輸出輸出1), U1的輸出的輸出按按N2N1N0譯譯碼：碼： /DECi = mi ( i = 0 7 )若若N3 = 1則則U1的輸出無

60、效的輸出無效(輸出輸出1), U2的輸出的輸出按按N2N1N0譯譯碼：碼： /DECi = mi ( i = 8 15 )/DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC8/DEC9/DEC11/DEC14/DEC13/DEC15U1+5VRN0N1N2N3/EN/DEC3/DEC10/DEC1274LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STC74LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STCU2 總的級聯(lián)譯碼器的輸出總的級聯(lián)譯碼器的輸出邏輯表達(dá)式為：邏輯表達(dá)式為： /DECi = /EN + mi i = 0 15式中式中 ：mi 為為 N3N2N1N0 的對應(yīng)最小項(xiàng)。的對應(yīng)最小項(xiàng)。 /DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC8/DEC9/DEC11/DEC14/DEC13/DEC15U1+5VRN0N1N2N3/EN/DEC3/DEC10/DEC1274LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STC74LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1