可編程邏輯設(shè)計(jì)指導(dǎo)原則

1、可編程邏輯設(shè)計(jì)指導(dǎo)原則可編程邏輯設(shè)計(jì)指導(dǎo)原則概要概要n面積和速度的平衡與互換原則面積優(yōu)化速度優(yōu)化n硬件原則n系統(tǒng)原則n同步設(shè)計(jì)原則異步電路和同步電路比較同步設(shè)計(jì)的注意事項(xiàng)nAltera推薦的代碼風(fēng)格面積和速度的平衡與互換原則面積和速度的平衡與互換原則n面積：指一個(gè)設(shè)計(jì)所消耗FPGA/CPLD的邏輯資源數(shù)量。n速度：指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行時(shí)所能達(dá)到的最高頻率。n面積和速度是一對對立統(tǒng)一的矛盾體。要求一個(gè)設(shè)計(jì)同時(shí)具備面積最小、速度最高是不現(xiàn)實(shí)的?？茖W(xué)的設(shè)計(jì)目標(biāo)應(yīng)該是：在滿足時(shí)序要求的前提下，占用最小的芯片面積?；蛘撸涸谒?guī)定的面積下，使設(shè)計(jì)的時(shí)序余量更大。面積和速度要求沖突時(shí)，采用速度優(yōu)先的原則。

2、面積優(yōu)化面積優(yōu)化n模塊復(fù)用n串行化模塊復(fù)用模塊復(fù)用n如果同樣結(jié)構(gòu)的模塊需要被重復(fù)調(diào)用，且該模塊占用資源很多，如多位乘法器、快速進(jìn)位加法器等，可通過選擇、復(fù)用的方式共享該模塊。串行化串行化n把原來耗用資源巨大、單時(shí)鐘周期內(nèi)完成的并行執(zhí)行邏輯塊分割開來，提取相同的邏輯模塊（一般為組合邏輯模塊），在時(shí)間上復(fù)用該邏輯模塊，用多個(gè)時(shí)鐘周期完成相同的功能，代價(jià)是工作速度大為減低。串行化串行化n例：設(shè)計(jì)乘法累計(jì)器 yout=a0*b0+a1*b1+a2*b2+a3*b3采用并行邏輯設(shè)計(jì)，需4個(gè)8位乘法器和1個(gè)4輸入16位加法器，共耗用576個(gè)LC。串行化串行化采用并行邏輯設(shè)計(jì)，需4個(gè)8位乘法器和1個(gè)4輸入1

3、6位加法器，共耗用576個(gè)LC。串行化串行化采用串行邏輯設(shè)計(jì)，只需1個(gè)8位乘法器和1個(gè)2輸入16位加法器，共耗用203個(gè)LC。速度優(yōu)化速度優(yōu)化n面積復(fù)制n乒乓操作n香農(nóng)擴(kuò)展運(yùn)算n流水線設(shè)計(jì)n寄存器配平n優(yōu)化關(guān)鍵路徑面積復(fù)制面積復(fù)制n通過復(fù)制模塊，并行處理來提高速度。乒乓操作乒乓操作n利用乒乓操作可以達(dá)到用低速模塊處理高速數(shù)據(jù)流的效果，實(shí)現(xiàn)數(shù)據(jù)流的無縫緩沖和處理。香農(nóng)擴(kuò)展運(yùn)算香農(nóng)擴(kuò)展運(yùn)算n香農(nóng)擴(kuò)展即布爾邏輯擴(kuò)展，是卡諾邏輯化簡的反向運(yùn)算：n例：F=(8late|in0)+in1)=in2)&en若信號late是本邏輯運(yùn)算的關(guān)鍵路徑信號，延時(shí)最大，使用香農(nóng)擴(kuò)展： F=late.F(late

4、=1)+late.F(late=0) =late. (81b1|in0)+in1)=in2)&en + late. (81b0|in0)+in1)=in2)&en =late. (8b1+in1)=in2)&en + late. (in0+in1)=in2)&en), 0(), 1 (),(cbFacbaFcbaF香農(nóng)擴(kuò)展運(yùn)算香農(nóng)擴(kuò)展運(yùn)算n例：回顧：同步電路數(shù)據(jù)傳遞模型與回顧：同步電路數(shù)據(jù)傳遞模型與最高時(shí)鐘頻率最高時(shí)鐘頻率n最小時(shí)鐘周期：T=Tco+Tdelay+Tsetup-Tpd 最高時(shí)鐘頻率：F= 1/T n因?yàn)門co、Tsetup由具體器件和工藝決定，所

5、以縮短觸發(fā)器間組合邏輯的延時(shí)是提高同步電路時(shí)鐘頻率的關(guān)鍵。流水線設(shè)計(jì)流水線設(shè)計(jì)n將較大的組合邏輯分解為若干較小的組合邏輯，中間插入觸發(fā)器。寄存器配平寄存器配平n平均分配組合邏輯，避免在兩個(gè)觸發(fā)器之間出現(xiàn)過大的組合邏輯延時(shí)，消除速度瓶頸。優(yōu)化關(guān)鍵路徑優(yōu)化關(guān)鍵路徑n要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)路徑（即關(guān)鍵路徑）的延時(shí)要求，因此優(yōu)化關(guān)鍵路徑是提高電路工作頻率的關(guān)鍵。概要概要n面積和速度的平衡與互換原則面積優(yōu)化速度優(yōu)化n硬件原則n系統(tǒng)原則n同步設(shè)計(jì)原則異步電路和同步電路比較同步設(shè)計(jì)的注意事項(xiàng)nAltera推薦的代碼風(fēng)格硬件原則硬件原則n硬件描述語言（硬件描述語言（HDL）同軟件語言（如）

6、同軟件語言（如C等）有本質(zhì)的區(qū)別：等）有本質(zhì)的區(qū)別： HDL的作用是描述硬件，最終實(shí)現(xiàn)結(jié)果是芯片內(nèi)部的實(shí)際電路。評判HDL代碼優(yōu)劣的標(biāo)準(zhǔn)是其描述并實(shí)現(xiàn)的硬件電路的性能（包括面積和速度兩方面）。片面追求代碼的整潔、簡短是錯(cuò)誤的。正確的編碼方法是，首先做到對所要實(shí)現(xiàn)的硬件電路“胸有成竹”，對該部分硬件的結(jié)構(gòu)與連接十分清晰，然后再用適當(dāng)?shù)腍DL語句表達(dá)出來。n“并行并行”和和“串行串行”的概念：的概念：HDL描述的硬件系統(tǒng)中各個(gè)單元的運(yùn)算是獨(dú)立的，信號流是并行的。而C語言編譯后，其機(jī)器指令在CPU的高速緩沖隊(duì)列中基本是順序執(zhí)行的。這也是一般來說硬件系統(tǒng)比軟件系統(tǒng)速度快、實(shí)時(shí)性高的重要原因。n硬件描述

7、語言對系統(tǒng)行為的建模是分層次的：硬件描述語言對系統(tǒng)行為的建模是分層次的： HDL在高層次（如系統(tǒng)級、算法級）和C語言更相似，可用的語法和表現(xiàn)形式更豐富。而在寄存器傳輸級以下的層次， HDL的功能越來越側(cè)重于對硬件電路的描述，可用的語法和表現(xiàn)形式的局限性越大。概要概要n面積和速度的平衡與互換原則面積優(yōu)化速度優(yōu)化n硬件原則n系統(tǒng)原則n同步設(shè)計(jì)原則異步電路和同步電路比較同步設(shè)計(jì)的注意事項(xiàng)nAltera推薦的代碼風(fēng)格系統(tǒng)原則系統(tǒng)原則n單板系統(tǒng)層面：一塊單板如何進(jìn)行模塊劃分與任務(wù)分配，什么樣的算法和功能適合放在FPGA里實(shí)現(xiàn)，什么樣的算法和功能適合放在DSP、CPU里實(shí)現(xiàn)，或者在使用內(nèi)嵌CPU和DSP

8、Block的FPGA中如何劃分軟硬件功能，以及FPGA的規(guī)模估算、數(shù)據(jù)接口設(shè)計(jì)等。nFPGA設(shè)計(jì)層面：應(yīng)該對芯片內(nèi)部的各種底層硬件資源、可用的設(shè)計(jì)資源有一個(gè)較深刻的認(rèn)識。根據(jù)設(shè)計(jì)類型與資源評估合理地完成器件選型，然后充分發(fā)揮所選器件的各個(gè)部分的最大性能，對器件整體上有個(gè)優(yōu)化的組合與配置方案。對設(shè)計(jì)的全局有個(gè)宏觀上的合理安排，如時(shí)鐘域、模塊復(fù)用、約束、面積和速度等問題。概要概要n面積和速度的平衡與互換原則面積優(yōu)化速度優(yōu)化n硬件原則n系統(tǒng)原則n同步設(shè)計(jì)原則異步電路和同步電路比較同步設(shè)計(jì)的注意事項(xiàng)nAltera推薦的代碼風(fēng)格異步電路和同步電路比較異步電路和同步電路比較n異步電路電路的核心邏輯用組合電

9、路實(shí)現(xiàn)。電路的主要信號、輸出信號等，不是由時(shí)鐘信號驅(qū)動觸發(fā)器產(chǎn)生的。容易產(chǎn)生毛刺。不利于器件移植。不利于靜態(tài)時(shí)序分析。n同步電路電路的核心邏輯用各種觸發(fā)器實(shí)現(xiàn)。電路的主要信號、輸出信號等都是由時(shí)鐘信號驅(qū)動觸發(fā)器產(chǎn)生的。可以避免產(chǎn)生毛刺。利于器件移植。利于靜態(tài)時(shí)序分析，驗(yàn)證電路的時(shí)序性能。異步電路和同步電路比較異步電路和同步電路比較n目前大多數(shù)綜合、實(shí)現(xiàn)等EDA工具都是基于時(shí)序驅(qū)動優(yōu)化策略的。異步時(shí)序電路增加了時(shí)序分析的難度，需要確定最佳時(shí)序路徑的計(jì)算量超出想像，所需時(shí)序約束相當(dāng)繁瑣，而且對于異步電路很多綜合、實(shí)現(xiàn)工具的編譯會帶來歧義。而對于同步時(shí)序設(shè)計(jì)則恰恰相反，其時(shí)序路徑清晰，相關(guān)時(shí)序約束簡

10、單明了，綜合、實(shí)現(xiàn)優(yōu)化容易，布局布線計(jì)算量小。n現(xiàn)代PLD設(shè)計(jì)推薦采用同步時(shí)序設(shè)計(jì)方式?；仡櫍夯仡櫍簄同步設(shè)計(jì)中，穩(wěn)定可靠的數(shù)據(jù)采樣必須遵循兩個(gè)基本原則：Setup時(shí)間原則：在有效時(shí)鐘沿到達(dá)前，數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時(shí)間之久。Hold時(shí)間原則：在有效時(shí)鐘沿到達(dá)后，數(shù)據(jù)輸入至少還要保持穩(wěn)定采樣寄存器的Hold時(shí)間之久。同步設(shè)計(jì)的注意事項(xiàng)同步設(shè)計(jì)的注意事項(xiàng)n異步時(shí)鐘域的數(shù)據(jù)同步亞穩(wěn)態(tài)異步時(shí)鐘域的表現(xiàn)形式不推薦的異步時(shí)鐘域操作方法異步時(shí)鐘域數(shù)據(jù)同步常用方法n同步時(shí)序電路的延遲避免用Buffer等組合邏輯產(chǎn)生延時(shí)，改用分頻或倍頻的時(shí)鐘或者同步計(jì)數(shù)器完成所需延遲。nVerilog定

11、義為reg型，不一定綜合成寄存器。異步時(shí)鐘域數(shù)據(jù)同步（數(shù)據(jù)接口同步）問題異步時(shí)鐘域數(shù)據(jù)同步（數(shù)據(jù)接口同步）問題n如何在兩個(gè)時(shí)鐘不同步的數(shù)據(jù)域之間可靠地進(jìn)行數(shù)據(jù)交換。亞穩(wěn)態(tài)亞穩(wěn)態(tài)n概念異步時(shí)鐘域轉(zhuǎn)換的核心就是要保證下級時(shí)鐘對上級數(shù)據(jù)采樣的Setup時(shí)間和Hold時(shí)間。如果觸發(fā)器的Setup時(shí)間或Hold時(shí)間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長的一段時(shí)間內(nèi)處于不確定的狀態(tài)，在這段時(shí)間內(nèi)Q端產(chǎn)生毛刺并不斷振蕩，最終固定在某一電平值，此電平值不一定等于原來數(shù)據(jù)輸入端D的值，而是隨機(jī)的。n危害：破壞系統(tǒng)的穩(wěn)定性。邏輯誤判亞穩(wěn)態(tài)傳播n使用兩級寄存器采樣可有效減少亞穩(wěn)態(tài)繼續(xù)傳播

12、的概率。不過不能保證第二級寄存器輸出的穩(wěn)態(tài)電平就是正確電平。亞穩(wěn)態(tài)亞穩(wěn)態(tài)異步時(shí)鐘域的表現(xiàn)形式異步時(shí)鐘域的表現(xiàn)形式n同頻異相：兩個(gè)域的時(shí)鐘頻率相同，但是相差不固定，或者相差固定但是不可測。n異頻：兩個(gè)域的時(shí)鐘頻率不相同。不推薦的異步時(shí)鐘域操作方法不推薦的異步時(shí)鐘域操作方法n通過增加Buffer等組合邏輯延時(shí)調(diào)整采樣時(shí)間。使用組合邏輯方法產(chǎn)生延時(shí)，容易產(chǎn)生毛刺，且時(shí)序余量較差，一旦外界條件變化,采樣時(shí)序就有可能紊亂。另外，一旦芯片更新?lián)Q代，或移植到其他器件組的芯片上，延時(shí)必須重新調(diào)整，電路的可維護(hù)性、移植性、繼承性都很差。n盲目使用時(shí)鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。如果在一個(gè)時(shí)鐘周期內(nèi)，使用時(shí)鐘的雙沿同時(shí)操

13、作，則使用該時(shí)鐘的同相倍頻時(shí)鐘也能實(shí)現(xiàn)相同的功能。FPGA中，一般PLL和DLL都能較好地保證某個(gè)時(shí)鐘沿的Jitter、Skew和占空比等各種參數(shù)指標(biāo)，而對于另一個(gè)沿的指標(biāo)控制并不是那么嚴(yán)格。對于綜合、實(shí)現(xiàn)等EDA軟件，如果沒有明確對另一個(gè)沿進(jìn)行相關(guān)，則這個(gè)沿的時(shí)序分析不一定完善，其綜合實(shí)現(xiàn)結(jié)果就不一定能滿足用戶期望的時(shí)序要求，往往造成在該沿操作不穩(wěn)定的結(jié)果。異步時(shí)鐘域數(shù)據(jù)同步常用方法異步時(shí)鐘域數(shù)據(jù)同步常用方法n同頻異相問題：用后級時(shí)鐘對前級數(shù)據(jù)采樣兩次。該方法可以有效減少亞穩(wěn)態(tài)的傳播，使后級電路數(shù)據(jù)都是有效電平值，但不能保證兩級寄存器采樣后的數(shù)據(jù)是正確電平值。該方法適用于對少量錯(cuò)誤不敏感的功

14、能單元。異步時(shí)鐘域數(shù)據(jù)同步常用方法異步時(shí)鐘域數(shù)據(jù)同步常用方法n同頻異相問題：用DPRAM或FIFO。將上級的數(shù)據(jù)隨路時(shí)鐘作為寫時(shí)鐘，將數(shù)據(jù)寫入DPRAM或FIFO，然后用本級的采樣時(shí)鐘將數(shù)據(jù)讀出。由于時(shí)鐘頻率相同，所以DPRAM或FIFO兩端的數(shù)據(jù)吞吐率一致，實(shí)現(xiàn)起來相對簡單。異步時(shí)鐘域數(shù)據(jù)同步常用方法異步時(shí)鐘域數(shù)據(jù)同步常用方法n異頻問題：使用DPRAM或FIFO。用上級隨路時(shí)鐘寫入數(shù)據(jù)，然后用本級時(shí)鐘讀出數(shù)據(jù)。由于時(shí)鐘頻率不同，所以兩個(gè)端口的數(shù)據(jù)吞吐率不一致，設(shè)計(jì)時(shí)要開好緩沖區(qū)，并通過監(jiān)控（Full、Empty等指示）確保數(shù)據(jù)流不會溢出。概要概要n面積和速度的平衡與互換原則面積優(yōu)化速度優(yōu)化n

15、硬件原則n系統(tǒng)原則n同步設(shè)計(jì)原則異步電路和同步電路的異同同步設(shè)計(jì)的注意事項(xiàng)nAltera推薦的代碼風(fēng)格Altera推薦的代碼風(fēng)格推薦的代碼風(fēng)格n以下討論針對寄存器傳輸級而言、不依賴于綜合、實(shí)現(xiàn)工具和器件類型的一般性代碼風(fēng)格。結(jié)構(gòu)層次化編碼模塊劃分的技巧組合邏輯的注意事項(xiàng)時(shí)鐘設(shè)計(jì)的注意事項(xiàng)條件語句case和ifelse的優(yōu)先級操作進(jìn)程always的信號敏感表狀態(tài)機(jī)設(shè)計(jì)的一般原則Altera Megafunction資源的使用三態(tài)信號的使用結(jié)構(gòu)層次化編碼結(jié)構(gòu)層次化編碼結(jié)構(gòu)層次化編碼結(jié)構(gòu)層次化編碼n結(jié)構(gòu)層次化編碼注意事項(xiàng)：結(jié)構(gòu)的層次不易太深，一般為3到5層即可。頂層模塊最好僅僅包含對所有模塊的組織和

16、調(diào)用，而不應(yīng)完成比較復(fù)雜的邏輯功能。較為合理的頂層模塊由輸入輸出管腳聲明、模塊的調(diào)用與實(shí)例化、全局時(shí)鐘資源、全局置位/復(fù)位、三態(tài)緩沖和一些簡單的組合邏輯等構(gòu)成。所有的I/O信號，如輸入、輸出、雙向信號等的描述在頂層模塊完成。子模塊之間也可以有接口，但最好不要建立子模塊間跨層次的接口。子模塊的合理劃分非常重要，應(yīng)該綜合考慮子模塊的功能、結(jié)構(gòu)、時(shí)序、復(fù)雜度等多方面的因素。結(jié)構(gòu)層次化編碼結(jié)構(gòu)層次化編碼n頂層模塊示例模塊劃分的技巧模塊劃分的技巧n將相關(guān)的邏輯或者可以復(fù)用的邏輯劃分在同一模塊內(nèi)。n將不同優(yōu)化目標(biāo)的邏輯分開。n將松約束的邏輯歸到同一模塊。n將存儲邏輯獨(dú)立劃分成模塊。n對每個(gè)同步時(shí)序設(shè)計(jì)的子

17、模塊的輸出使用寄存器。n合適的模塊規(guī)模。組合邏輯的注意事項(xiàng)組合邏輯的注意事項(xiàng)n避免組合邏輯反饋環(huán)路n替換延遲鏈n替換異步脈沖產(chǎn)生單元n慎用鎖存器避免組合邏輯反饋環(huán)路避免組合邏輯反饋環(huán)路n組合邏輯反饋環(huán)路示例：避免組合邏輯反饋環(huán)路避免組合邏輯反饋環(huán)路n組合邏輯反饋環(huán)路的危害：組合邏輯反饋環(huán)路最容易因振蕩、毛刺、時(shí)序違規(guī)等引起整個(gè)系統(tǒng)的不穩(wěn)定和不可靠，是一種高風(fēng)險(xiǎn)設(shè)計(jì)，原因如下：組合反饋環(huán)的邏輯功能完全依賴于其反饋環(huán)路上組合邏輯的門延遲和布線延遲等，如果這些延遲有任何改變，則該組合反饋環(huán)的整體邏輯功能將徹底改變，而且改變后的邏輯功能很難確定。組合反饋環(huán)的時(shí)序分析是無窮循環(huán)的時(shí)序計(jì)算，EDA工具迫不

18、得已一般必須主動割斷其時(shí)序路徑，以完成相關(guān)的時(shí)序計(jì)算，而不同的EDA工具對組合反饋環(huán)的處理方法各不相同，所以組合反饋環(huán)的最終實(shí)現(xiàn)結(jié)果有很多不確定因素。避免組合邏輯反饋環(huán)路避免組合邏輯反饋環(huán)路n避免組合邏輯反饋環(huán)路的方法：牢記任何反饋環(huán)路必須包含寄存器。檢查綜合、實(shí)現(xiàn)報(bào)告的Warning信息，發(fā)現(xiàn)Combinational Loops后進(jìn)行相應(yīng)修改。替換延遲鏈替換延遲鏈n用同步延遲電路（如用分頻或倍頻的時(shí)鐘或同步計(jì)數(shù)器）替換異步延遲鏈（如延遲buffer或門延遲）。替換異步脈沖產(chǎn)生單元替換異步脈沖產(chǎn)生單元n異步脈沖產(chǎn)生單元示例：替換異步脈沖產(chǎn)生單元替換異步脈沖產(chǎn)生單元n異步脈沖產(chǎn)生單元的缺點(diǎn)異步

19、脈沖產(chǎn)生電路的脈沖寬度取決于延遲鏈的門延遲和線延遲。脈沖寬度無法可靠確定。在PLD中，大多數(shù)綜合、布局布線工具無法保證布線延遲恒定；且PLD器件本身在不同的PVT（工藝、電壓、溫度）環(huán)境下，其延時(shí)參數(shù)也有微小波動，所以脈沖寬度無法可靠確定。STA（靜態(tài)時(shí)序分析）工具無法準(zhǔn)確分析異步脈沖的特性，為時(shí)序仿真和驗(yàn)證帶來很多的不確定性。替換異步脈沖產(chǎn)生單元替換異步脈沖產(chǎn)生單元n用同步脈沖產(chǎn)生電路替換異步脈沖產(chǎn)生單元同步脈沖產(chǎn)生電路的脈沖寬度不因器件改變或設(shè)計(jì)移植而改變，避免了異步設(shè)計(jì)的諸多不確定因素，其時(shí)序路徑便于計(jì)算、便于STA分析和仿真驗(yàn)證。慎用鎖存器慎用鎖存器n同步時(shí)序設(shè)計(jì)要盡量避免使用鎖存器。

20、綜合出與設(shè)計(jì)意圖不符的Latch結(jié)構(gòu)的主要原因在于：在設(shè)計(jì)組合邏輯時(shí)，使用不完全的條件判斷語句，如有if而沒有else，或不完整的case語句等。設(shè)計(jì)中有組合邏輯的反饋環(huán)路等異步邏輯。慎用鎖存器慎用鎖存器n生成非目的性Latch示例：Reg data_out;Always (cond_1,data_in)beginif(cond_1) data_out=data_in;end慎用鎖存器慎用鎖存器n防止產(chǎn)生非目的性Latch的方法：使用完備的條件判斷語句。為每個(gè)輸入條件，設(shè)計(jì)輸出操作。檢查設(shè)計(jì)中是否含有組合邏輯反饋環(huán)路。用case語句設(shè)計(jì)狀態(tài)機(jī)時(shí)，在綜合約束屬性中，設(shè)置綜合為完全條件case語句

21、（full case）。時(shí)鐘設(shè)計(jì)的注意事項(xiàng)時(shí)鐘設(shè)計(jì)的注意事項(xiàng)n同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法n內(nèi)部邏輯產(chǎn)生的時(shí)鐘n行波時(shí)鐘n門控時(shí)鐘n時(shí)鐘同步使能端同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法n時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入，通過FPGA內(nèi)部專用PLL（Altera、Lattice多為PLL）或DLL（Xilinx多為DLL）進(jìn)行分頻或倍頻（一般可實(shí)現(xiàn)小數(shù)分頻倍頻）、移相等調(diào)整與運(yùn)算，然后經(jīng)FPGA內(nèi)部全局時(shí)鐘布線資源（一般為全銅工藝）驅(qū)動到達(dá)芯片內(nèi)所有寄存器和其他模塊的時(shí)鐘輸入端。內(nèi)部邏輯產(chǎn)生的時(shí)鐘內(nèi)部邏輯產(chǎn)生的時(shí)鐘n如果需要內(nèi)部邏輯產(chǎn)生的時(shí)鐘，必須要在組合邏輯產(chǎn)生的時(shí)鐘后插入寄

22、存器，以過慮毛刺。如果直接使用組合邏輯產(chǎn)生的信號作為時(shí)鐘信號或異步置位/復(fù)位信號，由于組合邏輯難免產(chǎn)生毛刺，會使設(shè)計(jì)不穩(wěn)定。行波時(shí)鐘行波時(shí)鐘n一組寄存器級連，每個(gè)寄存器的輸出端接到下一寄存器的時(shí)鐘輸入端。這種計(jì)數(shù)翻轉(zhuǎn)型異步計(jì)數(shù)器常被用于異步分頻電路。行波時(shí)鐘行波時(shí)鐘n同步計(jì)數(shù)器通常是代替異步計(jì)數(shù)器實(shí)現(xiàn)分頻的更好方案，因?yàn)橥接?jì)數(shù)器有較快的時(shí)鐘到輸延時(shí)。門控時(shí)鐘門控時(shí)鐘n門控時(shí)鐘是設(shè)計(jì)中一種常用的減少功耗的手段。通過門控信號可以控制門后端的所有寄存器不再翻轉(zhuǎn)，從而有效地節(jié)約功耗。n門控邏輯會污染時(shí)鐘質(zhì)量，時(shí)鐘通過控制門后會產(chǎn)生毛刺，并使時(shí)鐘的Skew、Jitter等指標(biāo)惡化。時(shí)鐘同步使能端時(shí)鐘同

23、步使能端條件語句條件語句case和和ifelse的優(yōu)先級的優(yōu)先級n一般來說，case語句是平行的結(jié)構(gòu)，所有的case的條件和執(zhí)行都沒有優(yōu)先級；而ifelse在多數(shù)情況下是有優(yōu)先級的。n建立優(yōu)先級結(jié)構(gòu)會消耗大量的組合邏輯。n補(bǔ)充：ifelse也可以寫出不帶優(yōu)先級的平行結(jié)構(gòu)的條件判斷語句。隨著綜合工具的優(yōu)化能力越來越強(qiáng)，多數(shù)情況下可以將不必要的優(yōu)先級樹優(yōu)化掉。操作進(jìn)程操作進(jìn)程always的信號敏感表的信號敏感表n時(shí)序邏輯的信號敏感表：只需寫明時(shí)鐘信號的正負(fù)觸發(fā)沿即可。n組合邏輯的信號敏感表：正確的信號敏感表設(shè)計(jì)方法是將操作進(jìn)程（Verilog的always block或VHDL的process block）中使用到的所有輸入信號和條件判斷信號都列在信號敏感表中。不完整的信號敏感表會造成前仿真結(jié)果和綜合實(shí)現(xiàn)