邏輯電路設(shè)計(jì)-加法器課件

1、邏輯電路設(shè)計(jì)-加法器復(fù)習(xí)上次課內(nèi)容復(fù)習(xí)上次課內(nèi)容 組合邏輯電路組合邏輯電路由各種門電路組成的，用由各種門電路組成的，用于實(shí)現(xiàn)某種功能的復(fù)雜邏輯電路；于實(shí)現(xiàn)某種功能的復(fù)雜邏輯電路； 組合邏輯電路分析組合邏輯電路分析給出組合邏輯電路圖，給出組合邏輯電路圖，分析其邏輯功能；分析其邏輯功能； 組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)根據(jù)要求根據(jù)要求把實(shí)際把實(shí)際問題轉(zhuǎn)化為邏輯問題問題轉(zhuǎn)化為邏輯問題，根據(jù)題意，根據(jù)題意寫出邏輯表達(dá)式并化簡，最后畫出邏輯電寫出邏輯表達(dá)式并化簡，最后畫出邏輯電路圖。路圖。邏輯電路設(shè)計(jì)-加法器4.4.1 加法器加法器1 1 0 11 0 0 1+回顧：回顧：A=1101, B=1001

2、, 計(jì)算計(jì)算A+B011010011請同學(xué)們思考以下兩個(gè)問題請同學(xué)們思考以下兩個(gè)問題:1、各位上的運(yùn)算有何不同之處？、各位上的運(yùn)算有何不同之處？2、只考慮某一位數(shù)相加，用邏輯電路實(shí)現(xiàn)，分別有幾個(gè)、只考慮某一位數(shù)相加，用邏輯電路實(shí)現(xiàn)，分別有幾個(gè)輸入端和輸出端？輸入端和輸出端？加法器加法器邏輯電路設(shè)計(jì)-加法器加法運(yùn)算的基本規(guī)則加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。）逢二進(jìn)一。（2）最低位是兩個(gè)數(shù)最低位的疊加，不需）最低位是兩個(gè)數(shù)最低位的疊加，不需考慮進(jìn)位?？紤]進(jìn)位。（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。、被加數(shù)和低位來的進(jìn)位。（4）任何位相加

3、都產(chǎn)生兩個(gè)結(jié)果：本位和）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和向高位的進(jìn)位。向高位的進(jìn)位。加法器加法器邏輯電路設(shè)計(jì)-加法器1. 半加器半加器:實(shí)現(xiàn)最低位加運(yùn)算的邏輯電路實(shí)現(xiàn)最低位加運(yùn)算的邏輯電路.半加運(yùn)算不考慮從低位來的進(jìn)位半加運(yùn)算不考慮從低位來的進(jìn)位(1)邏輯轉(zhuǎn)換邏輯轉(zhuǎn)換A-加數(shù)；加數(shù)；B-被加數(shù)；被加數(shù)；S-本位和；本位和；C-進(jìn)位。進(jìn)位。ABCS0000010110011110真值表真值表加法器加法器(2)(2)列出真值表列出真值表邏輯電路設(shè)計(jì)-加法器S=AB+AB=A BC=ABABCS0000010110011110半加器半加器真值表真值表加法器加法器(3) 邏輯表達(dá)式邏輯表達(dá)式邏輯電路設(shè)

4、計(jì)-加法器S=AB+AB=A BC=AB(4) 畫半加器邏輯電路圖畫半加器邏輯電路圖A&1BSC半加器半加器ABSCABCSHA邏輯符號(hào)邏輯符號(hào)加法器加法器邏輯電路設(shè)計(jì)-加法器2、一位全加器、一位全加器 An-加數(shù)；加數(shù)；Bn-被加數(shù)；被加數(shù)；Cn-1-低位的進(jìn)位；低位的進(jìn)位；Sn-本位和；本位和；Cn-進(jìn)位。進(jìn)位。邏輯轉(zhuǎn)換邏輯轉(zhuǎn)換邏輯狀態(tài)表邏輯狀態(tài)表AnBnCn-1SnCn0000000110010100110110010101011100111111加法器加法器邏輯電路設(shè)計(jì)-加法器加法器（加法器（3 3）1ii11i1iBASiiiiiiiiiCCBACBACBA)BA()B(Ai

5、i1ii1iiCC1iiiCBA1ii1i1i1iiiBAABBACiiiiiiCCBCAC1 - ii1 - iiiiCACBBAm(1,2,4,7)m(3,5,6,7)表達(dá)式：表達(dá)式： ABCI000111100010111010 ABCI000111100001010111邏輯電路設(shè)計(jì)-加法器畫出邏輯圖畫出邏輯圖(Cn表達(dá)式采用與非式表達(dá)式采用與非式)=1=1AnBnCn-1SnAnBnCn-1(An Bn)C n1Sn = Cn-1 (An Bn)C n = AnBn+Cn-1(An Bn) = AnBn Cn-1(An Bn)邏輯電路設(shè)計(jì)-加法器邏輯符號(hào)邏輯符號(hào)AnBnCn-1SnC

6、n COCI低位向本位的進(jìn)位低位向本位的進(jìn)位本位向高位的進(jìn)位本位向高位的進(jìn)位本位和本位和本位加數(shù)本位加數(shù) 1AnBnCn-1SnCn CO CO加法器加法器討論：由兩個(gè)半加器可以構(gòu)成一個(gè)一位全加器討論：由兩個(gè)半加器可以構(gòu)成一個(gè)一位全加器An BnAn BnAn BnAn Bn Cn-1(An Bn) Cn-1An Bn +(An Bn) Cn-1邏輯電路設(shè)計(jì)-加法器全加器全加器AnBnCn-1FnCn3、多位全加器、多位全加器例：用例：用4個(gè)全加器構(gòu)成一個(gè)個(gè)全加器構(gòu)成一個(gè)4 位二進(jìn)制加法器位二進(jìn)制加法器 C0C3A0A3A2A1B0B1B3B2F0F1F2F374LS83加法器加法器邏輯電路設(shè)

7、計(jì)-加法器加法器（加法器（5 5）u多位加法器多位加法器isic1icisic1icisic1icisic1ic0S1S2S3S0A0B1A1B2A2B3A3BC例例：四位串行進(jìn)位加法器：四位串行進(jìn)位加法器結(jié)構(gòu)簡單，加數(shù)、被加數(shù)并行輸入，和數(shù)并行輸出；結(jié)構(gòu)簡單，加數(shù)、被加數(shù)并行輸入，和數(shù)并行輸出；各位全加器間的進(jìn)位需串行傳遞，速度較慢。各位全加器間的進(jìn)位需串行傳遞，速度較慢。串行進(jìn)位加法器串行進(jìn)位加法器并行進(jìn)位加法器并行進(jìn)位加法器特點(diǎn)特點(diǎn)邏輯電路設(shè)計(jì)-加法器加法器（加法器（6 6）例例：四位并行進(jìn)位加法器：四位并行進(jìn)位加法器isic1icisic1icisic1icisic1ic0S1S2S3

8、S0A0B1A1B2A2B3A3BC進(jìn)位進(jìn)位電路電路進(jìn)位進(jìn)位電路電路進(jìn)位進(jìn)位電路電路 各位的進(jìn)位輸出信號(hào)只各位的進(jìn)位輸出信號(hào)只與兩個(gè)相加數(shù)有關(guān)，而與與兩個(gè)相加數(shù)有關(guān)，而與低位進(jìn)位信號(hào)無關(guān)。低位進(jìn)位信號(hào)無關(guān)。邏輯電路設(shè)計(jì)-加法器并行加法器的進(jìn)位產(chǎn)生與傳遞并行加法器的進(jìn)位產(chǎn)生與傳遞 進(jìn)位鏈的概念：進(jìn)位鏈的概念：并行加法器中的每一個(gè)全加器都有一個(gè)并行加法器中的每一個(gè)全加器都有一個(gè)從低位送來的進(jìn)位輸入和一個(gè)傳送給高從低位送來的進(jìn)位輸入和一個(gè)傳送給高位的進(jìn)位輸出。我們把構(gòu)成進(jìn)位信號(hào)產(chǎn)位的進(jìn)位輸出。我們把構(gòu)成進(jìn)位信號(hào)產(chǎn)生和傳遞的邏輯網(wǎng)絡(luò)稱為生和傳遞的邏輯網(wǎng)絡(luò)稱為進(jìn)位鏈進(jìn)位鏈。 進(jìn)位鏈上每一位的進(jìn)位表達(dá)式為

9、：進(jìn)位鏈上每一位的進(jìn)位表達(dá)式為： Ci=AiBi+(Ai Bi)Ci-1 設(shè)設(shè) Gi=AiBi ，稱為稱為進(jìn)位產(chǎn)生函數(shù)進(jìn)位產(chǎn)生函數(shù)Pi=Ai Bi ，稱為稱為進(jìn)位傳遞函數(shù)進(jìn)位傳遞函數(shù) 進(jìn)位表達(dá)式進(jìn)位表達(dá)式 Ci=Gi+PiCi-1邏輯電路設(shè)計(jì)-加法器加法器（加法器（7 7）四位加法器各位的進(jìn)位為：四位加法器各位的進(jìn)位為：0G1000CPGC0111CPGC1222CPGC012122GPPGPG0123123233GPPPGPPGPG011GPG 2333CPGC邏輯電路設(shè)計(jì)-加法器3 3、并行加法器的快速進(jìn)位、并行加法器的快速進(jìn)位展開展開C1=G1+P1C0 ；C2=G2+P2C1 ； ，C

10、n=Gn+PnCn-1 得關(guān)系式：得關(guān)系式： C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0 以上進(jìn)位輸出只與以上進(jìn)位輸出只與Gi、Pi以及最低進(jìn)位以及最低進(jìn)位C0有關(guān)，而且不依賴于其有關(guān)，而且不依賴于其低位進(jìn)位低位進(jìn)位Ci-1的輸入，因此各級(jí)進(jìn)位可以同時(shí)產(chǎn)生，形成的輸入，因此各級(jí)進(jìn)位可以同時(shí)產(chǎn)生，形成并行進(jìn)位并行進(jìn)位。邏輯電路設(shè)計(jì)-加法器串行進(jìn)位的時(shí)間延遲串行進(jìn)位的時(shí)間延遲FAFAFAC1C2Cn-1Cn

11、A1B1A2B2AnBnS1S2SnC0其中其中：C1=G1+P1C0 C2=G2+P2C1 Cn=Gn+PnCn-1 串行進(jìn)位的并行加法器，總的延遲時(shí)間正比于字長，串行進(jìn)位的并行加法器，總的延遲時(shí)間正比于字長，字長越長，總延遲時(shí)間也越長。字長越長，總延遲時(shí)間也越長。 若一位進(jìn)位需若一位進(jìn)位需2ty時(shí)間，完成時(shí)間，完成n位進(jìn)位就需要位進(jìn)位就需要2nty. 要提高加法運(yùn)算速度，必須改進(jìn)進(jìn)位方式。要提高加法運(yùn)算速度，必須改進(jìn)進(jìn)位方式。 邏輯電路設(shè)計(jì)-加法器并行進(jìn)位的特點(diǎn)并行進(jìn)位的特點(diǎn) 并行進(jìn)位的特點(diǎn)是各級(jí)進(jìn)位信號(hào)同時(shí)形成，與并行進(jìn)位的特點(diǎn)是各級(jí)進(jìn)位信號(hào)同時(shí)形成，與字長無關(guān)，提高了整體運(yùn)算速度字長無

12、關(guān)，提高了整體運(yùn)算速度 。并行進(jìn)位又。并行進(jìn)位又叫先行進(jìn)位。叫先行進(jìn)位。 最長延遲時(shí)間僅為最長延遲時(shí)間僅為2ty。 隨著加法器位數(shù)的增加，隨著加法器位數(shù)的增加，Ci的邏輯表達(dá)式會(huì)變的邏輯表達(dá)式會(huì)變得越來越長，輸入變量會(huì)越來越多，電路結(jié)構(gòu)得越來越長，輸入變量會(huì)越來越多，電路結(jié)構(gòu)也會(huì)變得越來越復(fù)雜，導(dǎo)致電路實(shí)現(xiàn)也越來越也會(huì)變得越來越復(fù)雜，導(dǎo)致電路實(shí)現(xiàn)也越來越困難。困難。邏輯電路設(shè)計(jì)-加法器加法器（加法器（8 8）例例1：設(shè)計(jì)一位全減器，并利用全加器實(shí)現(xiàn)。：設(shè)計(jì)一位全減器，并利用全加器實(shí)現(xiàn)。全 減 器0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10011111001

13、000011iAiB1 - iCiDiC真值表真值表如下：如下：低位借位低位借位1 - iC借位借位iC被減數(shù)被減數(shù) iA減數(shù)減數(shù) iB差差 iD解：解：邏輯式邏輯式為：為：1111iiiiCCCCiiiiiiiiiBABABABAD)BA()B(Aiiii11iiCC1iCiiBA1iCiiBA1111iiiiiCCCCCiiiiiiiiBABABABA11iiCCiiiiABBA邏輯電路設(shè)計(jì)-加法器加法器（加法器（9 9）1iCiiBA1iiiCBA1 - ii1 - iiiiCACBBA和和/ /差差進(jìn)位進(jìn)位/ /借位借位全加器全加器全減器全減器11iiCCiiiiABBA全加器與全減器

14、的全加器與全減器的比較比較：iSFAiAiBiC1iC11iDiC由全加器實(shí)現(xiàn)由全加器實(shí)現(xiàn)的全減器電路的全減器電路邏輯電路設(shè)計(jì)-加法器加法器（加法器（1010）4A3A2A1A4B3B2B1B4S3S2S1S4C0C“1” 11111被減數(shù)被減數(shù)減數(shù)減數(shù)借位借位差差12341234NNNNAAAA1NNNNAAAA12341234例例2：利用四位全加器實(shí)現(xiàn)四位全減器。：利用四位全加器實(shí)現(xiàn)四位全減器。兩個(gè)多位數(shù)相減，可以用補(bǔ)碼相加來實(shí)現(xiàn)。兩個(gè)多位數(shù)相減，可以用補(bǔ)碼相加來實(shí)現(xiàn)。 A-B=A+B補(bǔ)補(bǔ)=A+B反反+1邏輯電路設(shè)計(jì)-加法器做減法時(shí)M=l，相當(dāng)于在加法器的最低位上加1.另外圖中左邊還表示出

15、單符號(hào)位法的溢出檢測邏輯:當(dāng)Cn=Cn-1時(shí)，運(yùn)算無溢出;而當(dāng)CnCn-1時(shí)，運(yùn)算有溢出，經(jīng)異或門產(chǎn)生溢出信號(hào). 邏輯電路設(shè)計(jì)-加法器例：用加法器實(shí)現(xiàn)兩個(gè)例：用加法器實(shí)現(xiàn)兩個(gè)8421BCD碼碼十進(jìn)制數(shù)加法運(yùn)算。十進(jìn)制數(shù)加法運(yùn)算。 在十進(jìn)制運(yùn)算時(shí),當(dāng)相加二數(shù)之和大于9時(shí),便產(chǎn)生進(jìn)位。在二數(shù)相加的和數(shù)小于等于9時(shí),十進(jìn)制運(yùn)算的結(jié)果是正確的；而當(dāng)相加的和數(shù)大于9時(shí),結(jié)果不正確。 由于由于4位二進(jìn)制數(shù)相加是逢十六進(jìn)一，而位二進(jìn)制數(shù)相加是逢十六進(jìn)一，而8421碼相加是逢十進(jìn)一，用碼相加是逢十進(jìn)一，用4位全加器構(gòu)成位全加器構(gòu)成8421碼加法器時(shí)，必須解決碼加法器時(shí)，必須解決“逢十六進(jìn)一逢十六進(jìn)一變成逢十進(jìn)

16、一變成逢十進(jìn)一”的問題。的問題。邏輯電路設(shè)計(jì)-加法器“逢十六進(jìn)一變成逢十進(jìn)一逢十六進(jìn)一變成逢十進(jìn)一”6+7=13 加加6修正修正 非法碼非法碼8+9=17 加加6 需要加需要加6修正情況：修正情況：和在：和在1015之間，之間， ：有進(jìn)位有進(jìn)位Co。邏輯電路設(shè)計(jì)-加法器 BCD（8421）碼加法器電路設(shè)計(jì)）碼加法器電路設(shè)計(jì) 邏輯電路設(shè)計(jì)-加法器邏輯電路設(shè)計(jì)-加法器F0011用與非門實(shí)現(xiàn)時(shí)用與非門實(shí)現(xiàn)時(shí)1323012301230123012301230123SSSSCSSSSSSSSSSSSSSSSSSSSSSSSCFOOOCSSSSF1323邏輯電路設(shè)計(jì)-加法器3.3 3.3 常用的邏輯電路常

17、用的邏輯電路例：試用兩片例：試用兩片4 4位超前進(jìn)位加法器位超前進(jìn)位加法器74LS28374LS283構(gòu)成一個(gè)構(gòu)成一個(gè)8 8位位加法器。加法器。解：低位芯片的高位進(jìn)位輸出端接高位芯片的低位進(jìn)解：低位芯片的高位進(jìn)位輸出端接高位芯片的低位進(jìn)位輸入端。位輸入端。高位高位低位低位邏輯電路設(shè)計(jì)-加法器加法器的應(yīng)用（1）用4位加法器構(gòu)成余3碼到8421碼的轉(zhuǎn)換器邏輯電路設(shè)計(jì)-加法器邏輯電路設(shè)計(jì)-加法器解：解：邏輯抽象邏輯抽象輸入變量：輸入變量：1 13 3號(hào)生產(chǎn)線以號(hào)生產(chǎn)線以A A、B B、C C表示，表示， 生產(chǎn)線開工為生產(chǎn)線開工為1 1，停工為，停工為0 0；輸出變量：輸出變量：1 12 2號(hào)發(fā)電機(jī)以

18、號(hào)發(fā)電機(jī)以Y1Y1、Y2Y2表示，表示，發(fā)電機(jī)啟動(dòng)為發(fā)電機(jī)啟動(dòng)為1 1，關(guān)機(jī)為，關(guān)機(jī)為0 0；邏輯真值表邏輯真值表例例1 1：某工廠有三條生產(chǎn)線，耗電分別為：某工廠有三條生產(chǎn)線，耗電分別為1 1號(hào)線號(hào)線10kW10kW，2 2號(hào)線號(hào)線20kW20kW，3 3號(hào)號(hào)線線30kW30kW，生產(chǎn)線的電力由兩臺(tái)發(fā)電機(jī)提供，其中，生產(chǎn)線的電力由兩臺(tái)發(fā)電機(jī)提供，其中1 1號(hào)機(jī)號(hào)機(jī)20kW20kW，2 2號(hào)機(jī)號(hào)機(jī)40kW40kW。試設(shè)計(jì)一個(gè)供電控制電路，根據(jù)生產(chǎn)線的開工情況啟動(dòng)發(fā)電機(jī)，。試設(shè)計(jì)一個(gè)供電控制電路，根據(jù)生產(chǎn)線的開工情況啟動(dòng)發(fā)電機(jī)，使電力負(fù)荷達(dá)到最佳配置。使電力負(fù)荷達(dá)到最佳配置。 邏輯電路設(shè)計(jì)-加法

19、器邏輯函數(shù)式邏輯函數(shù)式ABCCBABCACBAY 1ABCCABCBABCACBAY 2卡諾圖化簡卡諾圖化簡 1 1 1 1ABC0100011110Y Y1 1 ABC0100011110Y Y2 2 1 1 1 1 1 ABCY 2ABCY 2CBABCBAY 1與或式：與或式：CBABCBAY 1與非與非式：與非與非式：邏輯電路設(shè)計(jì)-加法器邏輯電路圖邏輯電路圖 1 1 1 A B C & 1 Y1 & & & 1 Y2 與或式與或式 1 1 1 A B C & & Y1 & & & & Y2 與非與非式與非與

20、非式邏輯電路設(shè)計(jì)-加法器例例2：有一大水箱由：有一大水箱由Y YS S、Y YL L兩臺(tái)水泵供水，水箱中設(shè)置了三兩臺(tái)水泵供水，水箱中設(shè)置了三個(gè)水位檢測元件個(gè)水位檢測元件A A、B B、C C，如圖所示。水面低于檢測元件，如圖所示。水面低于檢測元件時(shí)，檢測元件輸出高電平，水面高于檢測元件時(shí)，檢測元時(shí)，檢測元件輸出高電平，水面高于檢測元件時(shí)，檢測元件輸出低電平?，F(xiàn)要求水位超過件輸出低電平?，F(xiàn)要求水位超過C C點(diǎn)時(shí)，點(diǎn)時(shí)，Y YS S、Y YL L停止工作；停止工作；水位低于水位低于C C點(diǎn)但高于點(diǎn)但高于B B點(diǎn)時(shí)，點(diǎn)時(shí)，Y YS S單獨(dú)工作；水位低于單獨(dú)工作；水位低于B B點(diǎn)但點(diǎn)但高于高于A A點(diǎn)

21、時(shí)，點(diǎn)時(shí)，Y YL L單獨(dú)工作；水位低于單獨(dú)工作；水位低于A A點(diǎn)時(shí)，點(diǎn)時(shí)，Y YS S、Y YL L同時(shí)工同時(shí)工作。試設(shè)計(jì)此控制電路。作。試設(shè)計(jì)此控制電路。 解：解：邏輯抽象邏輯抽象輸入變量：輸入變量：水位檢測元件以水位檢測元件以A A、B B、C C表示，表示，低于檢測元件為低于檢測元件為1 1，高于為，高于為0 0；輸出變量：輸出變量：水泵以水泵以Y YS S、Y YL L表示，水泵工作表示，水泵工作為為1 1，不工作為，不工作為0 0；Y YS SY YL LB BA AC C示意圖示意圖邏輯真值表邏輯真值表邏輯電路設(shè)計(jì)-加法器卡諾圖化簡卡諾圖化簡 ABC0100011110Y YL

22、L ABC0100011110Y YS SBYL CBAYS 1 1 1 1 邏輯電路圖邏輯電路圖 1 A B C & 1 YL YS 邏輯電路設(shè)計(jì)-加法器3：用：用與非門與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3 3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。只有當(dāng)兩個(gè)或兩個(gè)以個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明舉重上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明舉重成功。成功。解：解：邏輯抽象邏輯抽象輸入變量：輸入變量：主裁判為主裁判為A A，副裁判為，副裁判為B B、C C。判明成功為判明成功

23、為1 1，失敗為，失敗為0 0；輸出變量：輸出變量：舉重成功與否用變量舉重成功與否用變量Y Y表示，表示，成功為成功為1 1，失敗為，失敗為0 0；邏輯真值表邏輯真值表邏輯電路設(shè)計(jì)-加法器卡諾圖化簡卡諾圖化簡 ABC0100011110Y YACABACABACABY 1 11邏輯電路圖邏輯電路圖ABACY&邏輯電路設(shè)計(jì)-加法器例例4.設(shè)計(jì)一個(gè)交通信號(hào)燈的控制電路，設(shè)計(jì)一個(gè)交通信號(hào)燈的控制電路，每組信號(hào)由紅、黃、綠三盞燈組每組信號(hào)由紅、黃、綠三盞燈組成。正常情況下，任何時(shí)刻只有成。正常情況下，任何時(shí)刻只有一盞燈亮，出現(xiàn)故障，控制電路一盞燈亮，出現(xiàn)故障，控制電路發(fā)出故障信號(hào)。發(fā)出故障信號(hào)

24、。解：（解：（1）設(shè)輸入變量）設(shè)輸入變量紅、黃、綠為紅、黃、綠為R、A、G；燈亮為燈亮為1，滅為，滅為0；故障信號(hào)為輸出變量故障信號(hào)為輸出變量Z，正常工作正常工作Z為為0，發(fā)生故障發(fā)生故障Z為為1。(2)寫出邏輯函數(shù)式RAGGRAGARAGRGARZR A G Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 10010111邏輯電路設(shè)計(jì)-加法器（3）化簡為最簡與或式）化簡為最簡與或式R A G Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 10010111RAGGRAGARAGRGARZRGRAAGGARZRGRAAGG

25、ARZRGRAAGGARZ（4）用與非門實(shí)現(xiàn)，變換為與非）用與非門實(shí)現(xiàn)，變換為與非-與非表達(dá)式，將最簡與非表達(dá)式，將最簡與或式兩次求反。與或式兩次求反。邏輯電路設(shè)計(jì)-加法器5.數(shù)值比較器數(shù)值比較器 比較兩個(gè)數(shù)字的大小比較兩個(gè)數(shù)字的大小（1）1位數(shù)值比較器位數(shù)值比較器 有三種可能AB A=1 B=0 AB AB YAB3 A3B2 A3=B3 A2B1 A3=B3 A2=B2 A1B0 A3=B3 A2=B2 A1=B1 A0B0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0A3=B3 A2=B2 A1=B1 A0=B0

26、0 0 1 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1(2)多位數(shù)值比較器兩個(gè)位二進(jìn)制數(shù)比較多位數(shù)值比較器兩個(gè)位二進(jìn)制數(shù)比較 A3A2A1A0 =1000 B3B2B1B0 =0111 邏輯電路設(shè)計(jì)-加法器邏輯電路設(shè)計(jì)-加法器 16 15 14 1 3 12 11 10 9 74L S85 1 2 3 4 5 6 7 8 VCC A3 B2 A2 A1 B1 A0 B0 B3 AB AB A=B AB AB ABB A A=B=B A ABB A=B AB A=B AB) 和和I(AB)接。接。例：用兩片例

27、：用兩片74LS85組成一個(gè)位數(shù)值比較器組成一個(gè)位數(shù)值比較器邏輯電路設(shè)計(jì)-加法器 電路的速度要求電路的速度要求 門電路扇入和扇出系數(shù)的限制門電路扇入和扇出系數(shù)的限制 電路的級(jí)數(shù)越多，信號(hào)通過該電路的延時(shí)越大，為了滿電路的級(jí)數(shù)越多，信號(hào)通過該電路的延時(shí)越大，為了滿足電路的速度要求，除提高每個(gè)門電路的速度外，另足電路的速度要求，除提高每個(gè)門電路的速度外，另一個(gè)辦法是壓縮電路的級(jí)數(shù)，以減少傳輸延時(shí)，壓縮一個(gè)辦法是壓縮電路的級(jí)數(shù)，以減少傳輸延時(shí)，壓縮級(jí)數(shù)后每個(gè)門電路的平均輸入端口數(shù)和輸出負(fù)載門電級(jí)數(shù)后每個(gè)門電路的平均輸入端口數(shù)和輸出負(fù)載門電路數(shù)通常會(huì)增加，這要求設(shè)計(jì)人員在速度要求和扇入路數(shù)通常會(huì)增加，

28、這要求設(shè)計(jì)人員在速度要求和扇入扇出限制之間進(jìn)行折衷扇出限制之間進(jìn)行折衷 ?？紤]級(jí)數(shù)的線路設(shè)計(jì)考慮級(jí)數(shù)的線路設(shè)計(jì) 邏輯電路設(shè)計(jì)-加法器電路：電路：壓縮級(jí)數(shù)有時(shí)會(huì)使電路的實(shí)現(xiàn)復(fù)雜性提高，提高電路壓縮級(jí)數(shù)有時(shí)會(huì)使電路的實(shí)現(xiàn)復(fù)雜性提高，提高電路速度有時(shí)是要有代價(jià)的。速度有時(shí)是要有代價(jià)的。 邏輯電路設(shè)計(jì)-加法器DBCBDACAFDBCBDACADCBAFCDABFCDABFCDABF)(與、或電路與、或電路與或非電路與或非電路與非電路與非電路求反后與或非電路求反后與或非電路邏輯電路設(shè)計(jì)-加法器展開壓縮法通常使表達(dá)式變繁，電路實(shí)現(xiàn)復(fù)雜性增加。展開壓縮法通常使表達(dá)式變繁，電路實(shí)現(xiàn)復(fù)雜性增加。我們以全加器為例

29、加以說明我們以全加器為例加以說明 與或非門實(shí)現(xiàn)的一位全加器電路與或非門實(shí)現(xiàn)的一位全加器電路 11111)()()(iiiiiiiiiiiiiiiiiiiiiiCBABACBABACBABACBACBAS11)(iiiiiiiiiiiiiCBABABACBABAC邏輯電路設(shè)計(jì)-加法器3.5 3.5 組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) 一、競爭與冒險(xiǎn)現(xiàn)象一、競爭與冒險(xiǎn)現(xiàn)象 在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由于門電路的傳輸延遲時(shí)間的不同，則到達(dá)電路中某一會(huì)合于門電路的傳輸延遲時(shí)間的不同，則到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間有先有后，

30、這種現(xiàn)象稱為點(diǎn)的時(shí)間有先有后，這種現(xiàn)象稱為競爭競爭。1A&FFAAtpd 由于競爭而使電路輸出出現(xiàn)不符合門電路穩(wěn)態(tài)下的邏由于競爭而使電路輸出出現(xiàn)不符合門電路穩(wěn)態(tài)下的邏輯功能的現(xiàn)象，即出現(xiàn)了輯功能的現(xiàn)象，即出現(xiàn)了尖峰脈沖（毛刺）尖峰脈沖（毛刺），這種現(xiàn)象稱，這種現(xiàn)象稱為為冒險(xiǎn)冒險(xiǎn)。0AAF 正脈沖正脈沖“1”1”型冒險(xiǎn)型冒險(xiǎn)邏輯電路設(shè)計(jì)-加法器3.5 3.5 組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) 1&BACF1AAtpdABACFCAABF ABAC1AAF 當(dāng)當(dāng)B=C=1B=C=1時(shí)，時(shí)，注意：競爭的存在不一定都會(huì)產(chǎn)生冒險(xiǎn)（毛刺）。注意：競爭的存在不一定都會(huì)產(chǎn)生

31、冒險(xiǎn)（毛刺）。由于不同的傳輸路徑的門電路的由于不同的傳輸路徑的門電路的延遲延遲造成的競爭造成的競爭 自競爭自競爭。負(fù)脈沖負(fù)脈沖“0”0”型冒險(xiǎn)型冒險(xiǎn)邏輯電路設(shè)計(jì)-加法器3.5 3.5 組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) &ABYABY 由于門電路的兩個(gè)輸入信號(hào)同時(shí)向相反的電平跳變時(shí)由于門電路的兩個(gè)輸入信號(hào)同時(shí)向相反的電平跳變時(shí)有時(shí)間差造成的競爭有時(shí)間差造成的競爭 互競爭?；ジ偁?。邏輯電路設(shè)計(jì)-加法器 一個(gè)變量以原變量和反變量出現(xiàn)在邏輯函數(shù)一個(gè)變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F F中時(shí)，則中時(shí)，則該變量是具有競爭條件的變量。如果消去其他變量（令其該變量是具有競爭條件的

32、變量。如果消去其他變量（令其他變量為他變量為0 0或或1 1），留下具有競爭條件的變量，），留下具有競爭條件的變量，若函數(shù)出現(xiàn)若函數(shù)出現(xiàn)則產(chǎn)生則產(chǎn)生負(fù)負(fù)的尖峰脈沖的冒險(xiǎn)現(xiàn)象，的尖峰脈沖的冒險(xiǎn)現(xiàn)象，“0”0”型冒險(xiǎn)；型冒險(xiǎn)；若函數(shù)出現(xiàn)若函數(shù)出現(xiàn)則產(chǎn)生則產(chǎn)生正正的尖峰脈沖的冒險(xiǎn)現(xiàn)象，的尖峰脈沖的冒險(xiǎn)現(xiàn)象，“1”1”型冒險(xiǎn)。型冒險(xiǎn)。 3.5 3.5 組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) 二、競爭冒險(xiǎn)現(xiàn)象的檢查方法二、競爭冒險(xiǎn)現(xiàn)象的檢查方法1. 1. 代數(shù)識(shí)別法代數(shù)識(shí)別法AAF AAF 邏輯電路設(shè)計(jì)-加法器3.5 3.5 組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) CAABY

33、 ”型型冒冒險(xiǎn)險(xiǎn)存存在在“時(shí)時(shí)，當(dāng)當(dāng)0 AAY1CB 例：用代數(shù)識(shí)別法檢查競爭冒險(xiǎn)現(xiàn)象。例：用代數(shù)識(shí)別法檢查競爭冒險(xiǎn)現(xiàn)象。解：解：A A是具有競爭條件的變量。是具有競爭條件的變量。邏輯電路設(shè)計(jì)-加法器3.5 3.5 組合邏輯電路中的競爭與冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) CABAACY 例：用代數(shù)識(shí)別法判斷電路是否存在冒險(xiǎn)現(xiàn)象。例：用代數(shù)識(shí)別法判斷電路是否存在冒險(xiǎn)現(xiàn)象。解：解：A A和和C C是具有競爭條件的變量。是具有競爭條件的變量。型型冒冒險(xiǎn)險(xiǎn)存存在在變變量量時(shí)時(shí)，當(dāng)當(dāng)0A AAY1CB 變量變量C C不存在冒險(xiǎn)現(xiàn)象。不存在冒險(xiǎn)現(xiàn)象。邏輯電路設(shè)計(jì)-加法器3.5 3.5 組合邏輯電路中的競爭與

34、冒險(xiǎn)組合邏輯電路中的競爭與冒險(xiǎn) 如果兩卡諾圈如果兩卡諾圈相切相切，而相切處又，而相切處又未未被其它卡諾圈包圍，被其它卡諾圈包圍，則可能發(fā)生冒險(xiǎn)現(xiàn)象。則可能發(fā)生冒險(xiǎn)現(xiàn)象。如圖，圖上兩卡諾圈相切，當(dāng)輸入變量如圖，圖上兩卡諾圈相切，當(dāng)輸入變量ABCABC由由011011變?yōu)樽優(yōu)?11111時(shí)，時(shí)，Y Y從一個(gè)卡諾圈進(jìn)入另一個(gè)卡諾圈，若把圈外函數(shù)值從一個(gè)卡諾圈進(jìn)入另一個(gè)卡諾圈，若把圈外函數(shù)值視為視為0 0，則函數(shù)值可能按，則函數(shù)值可能按 1- 0 -11- 0 -1 變化，從而出現(xiàn)毛刺。變化，從而出現(xiàn)毛刺。2. 2. 卡諾圖識(shí)別法卡諾圖識(shí)別法ABC0100011110Y Y1111CAABY 邏輯電路設(shè)計(jì)-加法器 毛刺很窄毛刺很窄，因此常在輸出端對地并接濾波電容，因此常在輸出端對地并接濾波電容C C，或或在本級(jí)輸出端與下級(jí)輸入端之間，串接一個(gè)積分電路，在本級(jí)輸出端與下級(jí)輸入端之間，串接一個(gè)積分電路，可可將尖峰脈沖消除。但將尖峰脈沖消除。但C C或或R R、C C的引入會(huì)使輸出波形的引入會(huì)使輸出波形邊沿變邊沿變斜斜，故參