北郵數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、.郵電大學(xué)數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué)院：班級(jí)： ： 學(xué)號(hào)：實(shí)驗(yàn)一 Quartus II原理圖輸入法設(shè)計(jì)與實(shí)現(xiàn)一、實(shí)驗(yàn)?zāi)康模?1) 熟悉Quartus II原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真；(2) 掌握Quartus II 圖形模塊單元的生成與調(diào)用；(3) 熟悉實(shí)驗(yàn)板的使用；二、實(shí)驗(yàn)所用器材：(1) 計(jì)算機(jī)；(2) 直流穩(wěn)壓電源；(3) 數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開(kāi)發(fā)板。三、實(shí)驗(yàn)任務(wù)要求 (1) 用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。(2) 用(1)中生成的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試，要求用撥碼開(kāi)關(guān)設(shè)定輸入信號(hào)，發(fā)光二

2、極管顯示輸出信號(hào)。(3) 用3線-8線譯碼器（74LS138）和邏輯門設(shè)計(jì)實(shí)現(xiàn)函數(shù) ,仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開(kāi)關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。 四、 實(shí)驗(yàn)原理圖及仿真波形圖(1) 半加器 半加器原理圖仿真波形仿真波形圖分析:根據(jù)仿真波形對(duì)比半加器真值表，可以確定電路實(shí)現(xiàn)了半加器的功能。但我們也可以發(fā)現(xiàn)輸出SO出現(xiàn)了靜態(tài)功能冒險(xiǎn)，要消除該冒險(xiǎn)可以加入相應(yīng)的選通脈沖。 （2）全加器全加器原理圖 仿真波形仿真波形圖分析 ：根據(jù)仿真波形對(duì)比半加器真值表，可以確定電路實(shí)現(xiàn)了全加器的功能(2) 74138 3線-8線譯碼器 原理圖 仿真波形圖 仿真波形圖分析 ;當(dāng)且僅當(dāng)AB

3、C輸入為000、010、100、111時(shí)，F(xiàn)=1,可知電路實(shí)現(xiàn)了函數(shù)。 實(shí)驗(yàn)二 用VHDL設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路1、 實(shí)驗(yàn)?zāi)康模海?）熟悉用VHDL語(yǔ)言設(shè)計(jì)時(shí)序邏輯電路的方法；（2）熟悉用Quartus II文本輸入法進(jìn)行電路設(shè)計(jì)；（3）熟悉不同的編碼及其之間的轉(zhuǎn)換。二、實(shí)驗(yàn)所用器材：（1）計(jì)算機(jī)；（2）直流穩(wěn)壓電源；（3）數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開(kāi)發(fā)板。三、實(shí)驗(yàn)任務(wù)要求 （1）用 VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)共陰極7段數(shù)碼管譯碼器；（2）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)8421碼轉(zhuǎn)余三碼的代碼轉(zhuǎn)換器；（3）用VHDL語(yǔ)言設(shè)計(jì)設(shè)計(jì)一個(gè)四位2進(jìn)制奇校驗(yàn)器。四、 實(shí)驗(yàn)代碼及仿真波形圖數(shù)碼管譯碼器LIBRARY I

4、EEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY shumaguanyimaqi IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END shumaguanyimaqi; ARCHITECTURE encoder_arch OF shumaguanyimaqi IS BEGIN PROCESS(A) BEGIN C B

5、 B B B B B B B B B B B B B B B B B B B B B=ZZZZ; END CASE; END PROCESS; END trans_ex3; 仿真波形圖仿真波形分析：8421碼轉(zhuǎn)換余三碼，由0111轉(zhuǎn)換成為了1010可以看出功能已經(jīng)實(shí)現(xiàn)，仿真驗(yàn)證了代碼功能正確。奇校驗(yàn)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jxhjijiaoyan IS PORT( A:STD_LOGIC; B:STD_LOGIC; C:STD_LOGIC; D:STD_LOGIC; F:OUT STD_LOGIC); END jxhj

6、ijiaoyan; ARCHITECTURE one OF jxhjijiaoyan IS SIGNAL n1,n2 : STD_LOGIC; BEGIN n1=A XOR B; n2=n1 XOR C; F=n2 XOR D; END one; 仿真波形圖仿真波形分析：當(dāng)ABCD為1111時(shí)，輸出F為0，ABCD為1110時(shí)，輸出F為1，可見(jiàn)奇校驗(yàn)功能得以實(shí)現(xiàn)。實(shí)驗(yàn)三 用VHDL設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路一、實(shí)驗(yàn)?zāi)康模海?）熟悉用VHDL語(yǔ)言設(shè)計(jì)時(shí)序邏輯電路的方法；（2）熟悉用Quartus II文本輸入法進(jìn)行電路設(shè)計(jì)；（3）熟悉不同的編碼及其之間的轉(zhuǎn)換。二、實(shí)驗(yàn)所用器材：（1）計(jì)算機(jī)；（2）直

7、流穩(wěn)壓電源；（3）數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開(kāi)發(fā)板。三、實(shí)驗(yàn)任務(wù)要求 （1）用 VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)8421十進(jìn)制計(jì)數(shù)器；（2）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)分頻器；（3）將（1）、（2）和數(shù)碼管譯碼器3個(gè)電路進(jìn)行連接，并下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果。四、 實(shí)驗(yàn)代碼及仿真波形圖8421十進(jìn)制計(jì)數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshijinzhijishuqi ISPORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DO

8、WNTO 0);END jxhshijinzhijishuqi;ARCHITECTURE a OF jxhshijinzhijishuqi ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk,reset)BEGINIF reset=0 THENq_temp =0000;ELSIF clkEVENT AND clk=1 THENIF q_temp=1001 THENq_temp =0000;ELSE q_temp =q_temp+1;END IF;END IF;END PROCESS;q= q_temp;END a;仿真波形

9、圖仿真波形圖分析：8421十進(jìn)制計(jì)數(shù)器隨著時(shí)鐘的信號(hào)進(jìn)行計(jì)數(shù)，restart是復(fù)位，當(dāng)復(fù)位為零的時(shí)候計(jì)數(shù)器重新計(jì)數(shù)。根據(jù)仿真結(jié)果來(lái)看，8421十進(jìn)制計(jì)數(shù)器功能得以實(shí)現(xiàn)。分頻器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi ISPORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE a OF jxhfenpinqi ISSIGNAL

10、temp:INTEGER RANGE 0 TO 11;BEGINp1:PROCESS(clear,clk)BEGINIF clear=0THENtemp=0;ELSIF clkEVENT AND clk=1 THENIF temp=11 THENtemp=0;ELSE temp=temp+1;END IF;END IF;END PROCESS p1;p2:PROCESS(temp)BEGINIF temp6 THENclk_out=0;ELSE clk_out=1;END IF;END PROCESS p2;END a;仿真波形仿真波形分析：分頻器將頻率分開(kāi)，置零端正常工作，根據(jù)仿真波形可以看

11、出來(lái)，分頻器的功能得以正常實(shí)現(xiàn)。組合電路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi ISPORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE behave OF jxhfenpinqi ISSIGNAL temp:INTEGER RANGE 0 TO 24999999;SIGNAL clktmp:STD_LOGIC;BEGIN PROCESS(clk) BEGIN

12、 IF clkevent AND clk=1 THEN IF temp=24999999 THEN temp=0; clktmp=NOT clktmp; ELSE temp=temp+1; END IF; END IF; END PROCESS; clk_out=clktmp; END behave;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshijinzhi IS PORT( CLK,CLEAR:IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR

13、(3 DOWNTO 0);END jxhshijinzhi;ARCHITECTURE A OF jxhshijinzhi ISSIGNAL Q_TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,clear)BEGIN IF CLEAR=1THEN Q_TEMP=0000;elsIF(CLKEVENT AND CLK=1)THEN IF Q_TEMP=1001THEN Q_TEMP=0000; ELSE Q_TEMP=Q_TEMP+1; END IF; END IF;END PROCESS;Q=Q_TEMP;END A; LIBRARY IEE

14、E;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshumaguan ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); c:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END jxhshumaguan;ARCHITECTURE seg7_arch OF jxhshumaguan ISBEGINPROCESS(a)BEGINcbbbbbbbbbbbain,clk_out=d);

15、u2:jxhshijinzhi PORT MAP(clk=d,clear=bin,q=f);u3:jxhshumaguan PORT MAP(a=f,b=cout,c=cat);END behave;端口的綁定：端口分析：Ain是時(shí)鐘信號(hào)的輸入綁定了18串口，bin是置零信號(hào)綁定了20 串口，cat5-0是每個(gè)數(shù)碼管各自的綁定，根據(jù)板子上的串口數(shù)字綁定，cout7-0是數(shù)碼管的每一個(gè)亮的部分，根據(jù)板子上的提示串口進(jìn)行綁定，根據(jù)編程可以實(shí)現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。電路圖：代碼中是使用PORT MAP 進(jìn)行連接的u1:jxhfenpinqi PORT MAP(clk=ain,clk_out=d);

16、u2:jxhshijinzhi PORT MAP(clk=d,clear=bin,q=f);u3:jxhshumaguan PORT MAP(a=f,b=cout,c=cat);在此圖中可以看出ain接分頻器的clk，分頻器的clk_out接十進(jìn)制譯碼器的CLK，bin接十進(jìn)制譯碼器的CLEAR，十進(jìn)制譯碼器的Q接數(shù)碼管的a，數(shù)碼管的b，c分別接count和cat。實(shí)驗(yàn)四 數(shù)碼管掃描顯示控制器設(shè)計(jì)與實(shí)現(xiàn)1、 實(shí)驗(yàn)?zāi)康模?. 掌握VHDL語(yǔ)言的語(yǔ)法規(guī)，掌握時(shí)序電路描述方法。2. 掌握多個(gè)數(shù)碼管動(dòng)態(tài)掃描現(xiàn)實(shí)的原理及設(shè)計(jì)方法。2、 實(shí)驗(yàn)所用器材：1.計(jì)算機(jī)：裝有Quartus軟件，為VHDL語(yǔ)言提供

17、操作場(chǎng)所。2.直流穩(wěn)壓電源：通過(guò)USB接口實(shí)現(xiàn)，為實(shí)驗(yàn)開(kāi)發(fā)板提供穩(wěn)定電源。3.數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開(kāi)發(fā)板：使試驗(yàn)結(jié)果下載到開(kāi)發(fā)板上，實(shí)現(xiàn)整個(gè)實(shí)驗(yàn)的最終結(jié)果。三、實(shí)驗(yàn)任務(wù)要求 1. 用VHDL語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)六個(gè)數(shù)碼管串行掃描電路，要求同時(shí)顯示0、1、2、3、4、5這6個(gè)不同的數(shù)字圖形到6個(gè)數(shù)碼管上。2. 用VHDL語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)六個(gè)數(shù)碼管滾動(dòng)顯示電路。（1） 循環(huán)左滾動(dòng)，始終點(diǎn)亮6個(gè)數(shù)碼管，左出右進(jìn)。狀態(tài)為：012345123450234501345012450123501234012345（2）向左滾動(dòng)，用全滅的數(shù)碼管填充右邊，直至全部變滅，然后再一次從右邊一個(gè)一個(gè)的點(diǎn)亮。狀態(tài)為012345

18、12345X2345XX345XXX45XXXX5XXXXXXXXXXXXXXXX0XXXX01XXX012XX0123X01234012345,其中“X”表示數(shù)碼管不顯示。4、 實(shí)驗(yàn)原理多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過(guò)選通信號(hào)分時(shí)控制各個(gè)數(shù)碼管的公共端，循環(huán)依次點(diǎn)亮多個(gè)數(shù)碼管，利用人眼的視覺(jué)暫留現(xiàn)象，只要掃描的頻率大于50HZ，將看不到閃爍現(xiàn)象。如下圖10-1，是多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示的電路連接圖。當(dāng)閃爍顯示的發(fā)光二極管閃爍頻率較高時(shí)我們將觀察到持續(xù)點(diǎn)亮的現(xiàn)象。同理，當(dāng)多個(gè)數(shù)碼管依次顯示，當(dāng)切換速度夠快時(shí)，我們將觀察到所有數(shù)碼管都是同事在顯示。一個(gè)數(shù)碼管要穩(wěn)定顯

19、示要求顯示頻率50hz，那么6個(gè)數(shù)碼管則需要50*6=300hz以上才能看到持續(xù)穩(wěn)定點(diǎn)亮的現(xiàn)象。cat1cat6是數(shù)碼管選通控制信號(hào)，分別對(duì)應(yīng)于6個(gè)共陰極數(shù)碼管的公共端，當(dāng)catn=0時(shí)，其對(duì)應(yīng)的數(shù)碼管被點(diǎn)亮。因此，通過(guò)控制cat1cat6，就可以控制6個(gè)數(shù)碼管循環(huán)依次點(diǎn)亮。5、 代碼及仿真波形圖1實(shí)現(xiàn)六個(gè)數(shù)碼管串行掃描電路的思路及代碼：串行數(shù)碼管library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jxhchuanxing is port( clear,clk_in:in std_

20、logic; num:out std_logic_vector(6 downto 0); cat:out std_logic_vector(5 downto 0) ); end jxhchuanxing; architecture one of jxhchuanxing is signal status:integer range 0 to 6;begin process(clk_in)begin if clear=0 then status=0; elsif (clk_inevent and clk_in=1) then if status=6 then status=1; else sta

21、tus num=1111110;cat num=0110000;cat num=1101101;cat num=1111001;cat num=0110011;cat num=1011011;catnum=0000000;caten=011111;ben=101111;ben=110111;ben=111011;ben=111101;ben=111110;bnull;end case;end process p1; p2:process(clk)beginif clkevent and clk=1thenif a=5 then a=0;d=1+d;else a=a+1;end if ;if d

22、=2999 then d=0;c z z z z z zz=0000000; end case;end process p3; end;仿真波形：仿真波形分析：有圖可以看出，數(shù)碼管滾動(dòng)顯示功能得以正常實(shí)現(xiàn)。隨著時(shí)鐘的輸入，數(shù)碼管的輸出進(jìn)行著滾動(dòng)式變化。電路圖：端口連接圖：Clk接18口，是時(shí)鐘輸入，en5-0是每個(gè)數(shù)碼管各自的綁定，根據(jù)板子上的串口數(shù)字綁定，z6-0是數(shù)碼管的每一個(gè)亮的部分，根據(jù)板子上的提示串口進(jìn)行綁定，根據(jù)編程可以實(shí)現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。五、故障及問(wèn)題分析 實(shí)驗(yàn)一在本次實(shí)驗(yàn)中，由于實(shí)驗(yàn)較為簡(jiǎn)單，只要認(rèn)真聽(tīng)老師講課，細(xì)心實(shí)驗(yàn)，基本沒(méi)有大的故障出現(xiàn)。出現(xiàn)的問(wèn)題主要為 當(dāng)輸入頻

23、率較高時(shí)，輸出結(jié)果易受器件延遲時(shí)間影響。此外，對(duì)于多輸入的電路，靜態(tài)功能冒險(xiǎn)還是會(huì)存在的，在某些情況下應(yīng)該加入選通脈沖來(lái)消除靜態(tài)功能冒險(xiǎn)。實(shí)驗(yàn)二1. 注意VHDL文件名與實(shí)體名一致，會(huì)導(dǎo)致編譯的錯(cuò)誤。我在實(shí)驗(yàn)的過(guò)程中發(fā)生過(guò)這種錯(cuò)誤。2. 在仿真波形的時(shí)候，沒(méi)有合適的取好輸入信號(hào)的周期，導(dǎo)致最終的波形超過(guò)了一個(gè)半有效周期，經(jīng)老師指出進(jìn)行了修改。3. 下載到板子上程序之前需要綁定串口，綁定完串口之后需要二次編譯，否則功能不能實(shí)現(xiàn)。實(shí)驗(yàn)三1.每次實(shí)驗(yàn)中都應(yīng)該注意到VHDL的文件名應(yīng)與實(shí)體名一致，如果不一致編譯會(huì)報(bào)錯(cuò)。我在實(shí)驗(yàn)過(guò)程中雖然原理圖設(shè)計(jì)名與工程名相同，但在其后某程序名上犯了錯(cuò)誤，導(dǎo)致出錯(cuò)。2

24、.在仿真波形的觀察中，一定要調(diào)節(jié)好zoom一選項(xiàng)，縮放出便于觀察的波形。3.在命名過(guò)程一定要注意規(guī)，不要出現(xiàn)非法字符。4.在做10進(jìn)制計(jì)數(shù)器時(shí)，由于板的固有頻率為晶振的頻率50兆赫茲，所以當(dāng)以微秒級(jí)的時(shí)鐘去自動(dòng)跳變太快根本無(wú)法看清，應(yīng)該加一段程序令時(shí)鐘在微秒級(jí)跳變25兆次時(shí)外部時(shí)鐘輸出，從而令外部時(shí)鐘變?yōu)槊爰?jí)的，才能看見(jiàn)自動(dòng)跳變現(xiàn)象。實(shí)驗(yàn)四1. 注意VHDL文件名和各個(gè)名字一致否則會(huì)出現(xiàn)編譯錯(cuò)誤。2. 板子的固有頻率是50m，所以需要進(jìn)行分頻，數(shù)碼管的實(shí)驗(yàn)的時(shí)候頻率的高低會(huì)導(dǎo)致數(shù)碼管顯示結(jié)果的不同，要根據(jù)實(shí)際情況適當(dāng)?shù)恼{(diào)高調(diào)低。我在做實(shí)驗(yàn)的時(shí)候頻率選擇不合適，數(shù)碼管顯示不好。3. 時(shí)鐘信號(hào)是高頻有效還是低頻有效，需要注意，我實(shí)驗(yàn)的時(shí)候沒(méi)有太搞清楚。4. 數(shù)碼管的滾動(dòng)顯示的時(shí)候總是出錯(cuò)，經(jīng)過(guò)檢查，是下載之前綁定串口有誤，還有分頻并不合適。最終實(shí)驗(yàn)時(shí)候時(shí)間有限，驗(yàn)收的是數(shù)碼管的串行。6、 總結(jié)和結(jié)論 總結(jié)： 實(shí)驗(yàn)一：實(shí)驗(yàn)一是進(jìn)行了簡(jiǎn)單的圖形連接來(lái)進(jìn)行電路的實(shí)現(xiàn)，總體來(lái)說(shuō)較為簡(jiǎn)單，但是要注意元器件的調(diào)用，還有連接的規(guī)，使得連接出來(lái)的電路清晰明了，簡(jiǎn)單美觀。仿真的時(shí)候注意總時(shí)間的選取和輸入變量的周期。實(shí)驗(yàn)二：實(shí)驗(yàn)二是第一次進(jìn)行VHDL編程，需要注意的是文件名和各個(gè)實(shí)體名一致否則會(huì)導(dǎo)致