VHDL串口通信

1、4.UART模塊設(shè)計(jì)UART 異步通信串口協(xié)議的 VHD 墳現(xiàn)包括 3 個(gè)基本模塊：時(shí)鐘分頻、接收模塊和發(fā)送模塊，下面逐一介紹其實(shí)現(xiàn)方法。4.2.1 時(shí)鐘分頻模塊由于 UAR 現(xiàn)異步傳輸，沒(méi)有傳輸同步時(shí)鐘。為了能保證數(shù)據(jù)傳輸?shù)恼_性，UAR*用 16 倍數(shù)據(jù)波特率的時(shí)鐘進(jìn)行采樣。每個(gè)數(shù)據(jù)有 16 個(gè)時(shí)鐘采樣，取中間的采樣值，以保證采樣不會(huì)滑碼或誤碼。一般 UAR幀的數(shù)據(jù)位數(shù)為 8,這樣即使每個(gè)數(shù)據(jù)有一個(gè)時(shí)鐘的誤差，接收端也能正確地采樣到數(shù)據(jù)。這里采用常用的數(shù)據(jù)波特率為 9600bps,則所需時(shí)鐘的頻率為 16*9600。系統(tǒng)時(shí)鐘為 50MHz 則分頻系數(shù)為 50000000/(16*9600)

2、=325.52,取整為 325。分頻器實(shí)現(xiàn)相對(duì)簡(jiǎn)單，這里對(duì)其設(shè)計(jì)流程圖不做詳細(xì)介紹。只是將設(shè)計(jì)過(guò)程和結(jié)果簡(jiǎn)述如下：首先用 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)輸入，并生成模塊文件如圖 4.3 所示，其中 clk 為 50M系統(tǒng)時(shí)鐘輸入，clkout 為 325 分頻后時(shí)鐘輸出。clkdivclkclkoutiinst4EII-:i|.-rain4ii-ifraa-rftig1圖 4.3 分頻模塊然后建立波形文件，對(duì)以上模塊進(jìn)行時(shí)序仿真，仿真結(jié)果如圖 4.4 所示,方正結(jié)果說(shuō)明，分頻輸出實(shí)現(xiàn)了對(duì)輸入的 325 分頻，分頻模塊設(shè)計(jì)正確。發(fā)送過(guò)程：空閑狀態(tài)，線路處于高電平；當(dāng)受到發(fā)送數(shù)據(jù)指令后，拉低線路一個(gè)數(shù)據(jù)位

3、的時(shí)間 T,接著數(shù)據(jù)按地位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送停止位(停止位為高電平)，一幀數(shù)據(jù)發(fā)送結(jié)束。(1)模塊流程圖根據(jù)以上發(fā)送過(guò)程，發(fā)送模塊算法示意圖設(shè)計(jì)如圖 4,5 所示。圖 4.5UART 發(fā)送數(shù)據(jù)算法示意圖(2)生成模塊文件新建一原理圖文件，將 VHDL文件生成對(duì)應(yīng)的模塊文件如圖 4,6 所示，其中 clk 為時(shí)鐘輸入，datain 為需要發(fā)送的數(shù)據(jù)輸入，wrsig 為發(fā)送命令輸入，idle 為忙閑信號(hào)輸出，tx 為串行數(shù)據(jù)輸出端。IuarttxL；TicCIK1rJlH1cistainLX.ujDCwrsiginsM圖 4.6UART 發(fā)送模塊(3)波形仿真要對(duì)發(fā)送模塊進(jìn)行

4、時(shí)序仿真必須設(shè)計(jì)一測(cè)試模塊，即在每一個(gè) clk 來(lái)時(shí)產(chǎn)生一個(gè)八位的數(shù)據(jù)。測(cè)試模塊代碼如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitytestuartisport(clk:instd_logic;dataout:outstd_logic_vector(7downto0);wrsig:outstd_logic);endtestuart;architectureoneoftestuartissignaldataoutreg:std_lo

5、gic_vector(7downto0);signalcnt:std_logic_vector(7downto0);begindataout=dataoutreg;process(clk)beginif(clkeventandclk=1)thenif(cnt=11111110)thendataoutreg=dataoutreg+00000001;wrsig=1;cnt=00000000;elsewrsig=0;cnt，K，sni，r，rrs，ri，r一，rrs，ri，rL，lrniTmiTlAideclkcKom保存原理圖為 uartrxts.bdf。編譯工程文件，編譯無(wú)誤后新建波形仿真文:i

6、nstIfrStuarlideinslllllTmITdaiut|7.Ouerlrxdk由初oi7JDinOrdsigusmx拙也審.口wrsigc*tMeciUip.fiwrsig件，加入輸入輸出信號(hào)，設(shè)置系統(tǒng)時(shí)鐘 clk 為 50MHz 保存為 uartrxts.vwf,進(jìn)行 UAR 微據(jù)接收的波形仿真，波形仿真報(bào)告如圖 4.12 所示。對(duì)上圖分析看出，UAR 被收模塊接收到的數(shù)據(jù)與 UARTg 送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個(gè)數(shù)據(jù)都有一個(gè)讀取數(shù)據(jù)指示 rdisg,UART收模塊得到正確驗(yàn)證。4.2.3 硬件測(cè)試按照下圖連接個(gè)模塊，在 PC 機(jī)上安裝一個(gè)串口調(diào)試工具，通過(guò)串口調(diào)試工具向

7、FPGAS 送一個(gè)數(shù)據(jù)，看在 PC 機(jī)上能否接受到發(fā)送的數(shù)據(jù)。測(cè)試結(jié)果如下夠FldatioutAIoYd12YDIYRY51ftY7Y3Y9TTi圖 4.12UART 接收模塊仿真結(jié)果附錄：程序代碼UART 分頻模塊代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityclkdivisport(clk:instd_logic;clkout:outstd_logic);endclkdiv;architectureoneofclkdivis

8、signalcnt:std_logic_vector(15downto0);beginprocess(clk)beginif(clkeventandclk=1)thenif(cnt=0000000010100010)thenclkout=1;cnt=cnt+”0000000000000001”;elsif(cnt=0000000101000100)thenclkout=0;cnt=0000000000000000;elsecnt=cnt+0000000000000001;endif;endif;endprocess;endone;UART 發(fā)送模塊代碼：libraryieee;useieee.

9、std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityuarttxisport(clk:instd_logic;datain:instd_logic_vector(7downto0);wrsig:instd_logic;idle:outstd_logic;tx:outstd_logic);enduarttx;architectureoneofuarttxissignalsend:std_logic;signalwrsigbuf:std_logic;signalidlereg:std

10、_logic;signalwrsigrise:std_logic;signalcnt:std_logic_vector(7downto0);beginidle=idlereg;process(clk)beginif(clkeventandclk=1)thenwrsigbuf=wrsig;wrsigrise=(notwrsigbuf)andwrsig;endif;endprocess;process(clk)beginif(clkeventandclk=1)thenif(wrsigrise=1and(notidlereg=1)thensend=1;elsif(cnt=10100000)thens

11、endtx=0;idlereg=1;cnttx=datain(0);idlereg=1;cnttx=datain(1);idlereg=1;cnttx=datain(2);cnttx=datain(3);idlereg=1;cnttx=datain(4);idlereg=1;cnttx=datain(5);idlereg=1;cnttx=datain(6);idlereg=1;cnttx=datain(7);idlereg=1;cnttx=1;idlereg=1;cnttx=1;cntcnt=cnt+00000001;endcase;elsetx=1;cnt=00000000;idlereg=

12、0;endif;endif;endprocess;endone;UART 接收模塊代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityuartrxisport(clk:instd_logic;rx:instd_logic;dataout:outstd_logic_vector(7downto0);rdsig:outstd_logic);enduartrx;architectureoneofuartrxissignaldataoutre

13、g:std_logic_vector(7downto0);signalrdsigreg:std_logic;signalcnt:std_logic_vector(7downto0);signalrxbuf:std_logic;signalrxfall:std_logic;signalreceive:std_logic;signalidle:std_logic;beginprocess(clk)beginif(clkeventandclk=1)thenrxbuf=rx;if(rxbuf=1andrx=0)thenrxfall=1;elserxfall=0;endif;endif;endproce

14、ss;process(clk)beginif(clkeventandclk=1)thenif(rxfall=1andidle=0)thenreceive=1;elsif(cnt=10011000)thenreceiveidle=1;cnt=cnt+”00000001”;rdsigidle=1;dataout(0)=rx;cnt=cnt+00000001;rdsigidle=1;dataout(1)=rx;cnt=cnt+00000001;rdsigidle=1;dataout(2)=rx;cnt=cnt+”00000001”;rdsigidle=1;dataout(3)=rx;cnt=cnt+

15、00000001;rdsigidle=1;dataout(4)=rx;cnt=cnt+00000001;rdsigidle=1;dataout(5)=rx;cnt=cnt+00000001;rdsigidle=1;dataout(6)=rx;cnt=cnt+00000001;rdsigidle=1;dataout(7)=rx;rdsig-idle=1;-cnt=cnt+”00000001”;-rdsigcnt=cnt+00000001;endcase;elsecnt=00000000;idle=0;rdsig=0;endif;endif;endprocess;endone;UART 測(cè)試模塊代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitytestuartisport(clk:instd_logic;dataout:outstd_logic_vector(7downto0);wrsig:outstd_logic);endtestuart;architectureoneoftestuartissignaldataoutreg:std_logic_vector(7downto0);-signa