數(shù)字電路與邏輯設(shè)計(jì)—第7章 數(shù)據(jù)轉(zhuǎn)換與存儲(chǔ)

1、第第7章章 數(shù)據(jù)轉(zhuǎn)換與存儲(chǔ)數(shù)據(jù)轉(zhuǎn)換與存儲(chǔ)本章內(nèi)容本章內(nèi)容2q7.1數(shù)/模轉(zhuǎn)換器q7.2模/數(shù)轉(zhuǎn)換器q7.3數(shù)據(jù)存儲(chǔ)q7.4存儲(chǔ)器的應(yīng)用7.1 數(shù)數(shù)/模轉(zhuǎn)換器模轉(zhuǎn)換器基本工作原理基本工作原理DAC是將輸入的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，以電壓或電流的形式輸出。常用的線(xiàn)性DAC的輸出模擬電壓Uo或模擬電流Io和輸入數(shù)字量D之間成正比關(guān)系，即Uo=KUD或或Io=KID式中的KU和KI皆為常數(shù)qDAC的一般結(jié)構(gòu)qDAC有電壓輸出和電流輸出兩種類(lèi)型4權(quán)電阻網(wǎng)絡(luò)權(quán)電阻網(wǎng)絡(luò)DACqn位權(quán)電阻網(wǎng)絡(luò)DAC如下圖所示。它由數(shù)據(jù)鎖存器、模擬電子開(kāi)關(guān)(Si)、權(quán)電阻解碼網(wǎng)絡(luò)、運(yùn)算放大器及基準(zhǔn)電壓UR組成。q集成運(yùn)算

2、放大器作為求和權(quán)電阻網(wǎng)絡(luò)的緩沖，主要用來(lái)減少輸出模擬信號(hào)負(fù)載變化的影響，并利用Rf=R/2將電流轉(zhuǎn)換為電壓輸出，即511fRR1002222nniiiinniiR UUUDDR 倒T型電阻網(wǎng)絡(luò)DAC電路中，只有R和2R兩種電阻，構(gòu)成T型網(wǎng)絡(luò)。開(kāi)關(guān)Sn-1S0是在運(yùn)算放大器求和點(diǎn)(虛地)和地之間轉(zhuǎn)換。因此無(wú)論開(kāi)關(guān)在任何位置，電阻2R總是和地相接，因而流過(guò)2R電阻上的電流不隨開(kāi)關(guān)位置變化而變化，該電流是恒流，開(kāi)關(guān)速度較高。q從左圖中可以看出，由UR向里看的等效電阻為R，數(shù)碼無(wú)論是0還是1，開(kāi)關(guān)Si都相當(dāng)接地。因此，由UR流出的總電流為I=UR/R，而流入2R支路的電流以2的倍數(shù)遞減，因此流入運(yùn)算放

3、大器的電流為q運(yùn)算放大器的輸出電壓為q若Rf=R，將I=UR/R代入上式，則有：U的變化范圍是0(2-n-1)UR。6倒倒T型電阻網(wǎng)絡(luò)型電阻網(wǎng)絡(luò)DAC1022niiniIID1ff022niiniIRUIRD 1R022niiniUUD 主要技術(shù)指標(biāo)主要技術(shù)指標(biāo)1.分辨率分辨率分辨率指輸入數(shù)字量從全0變化到最低有效位為1時(shí)，對(duì)應(yīng)輸出可分辨的電壓變化量U與最大輸出電壓Um之比，即分辨率為U/Um=1/(2n-1)。分辨率越高，轉(zhuǎn)換時(shí)對(duì)輸入量的微小變化的反應(yīng)越靈敏。在電路的穩(wěn)定性和精度能保證時(shí)，分辨率與輸入數(shù)字量的位數(shù)有關(guān)，n越大，分辨率越高。2.轉(zhuǎn)換精度轉(zhuǎn)換精度轉(zhuǎn)換精度是實(shí)際輸出值與理論計(jì)算值之

4、差，這種差值由轉(zhuǎn)換過(guò)程中的各種誤差引起，主要指靜態(tài)誤差，它包括：(1) 非線(xiàn)性誤差非線(xiàn)性誤差；(2) 比例比例系數(shù)系數(shù)誤差誤差；(3) 漂移漂移誤差誤差。3.建立時(shí)間建立時(shí)間從數(shù)字信號(hào)輸入DAC起，到輸出電流(或電壓)達(dá)到穩(wěn)態(tài)值所需的時(shí)間成為建立時(shí)間。建立時(shí)間的大小決定了轉(zhuǎn)換速度。目前812位單片集成DAC(不包括運(yùn)算放大器)的建立時(shí)間可以在1s內(nèi)。7應(yīng)用示例應(yīng)用示例例例7.1.1 某倒T型電阻網(wǎng)絡(luò)DAC，將其輸入值從最小以1遞增至最大，再以1遞減至最小，周而復(fù)始，產(chǎn)生一周期為51ms的三角波。要求其波形峰峰值(最大值與最小值之差)2V1%，最小分辨電壓不大于10mV，試確定DAC的主要參數(shù)。

5、解：確定DAC的三個(gè)參數(shù)，即位數(shù)n、參考電壓UR、轉(zhuǎn)換時(shí)鐘CLK的周期(1) 確定位數(shù)n。假定DAC輸出最小值為0V，峰峰值為2V1%，則波形最大值為1.98VUm2.02V。由題意可知DAC可分辨電壓變化量U10mV。DAC分辨率為1/(2n-1)=U/Um，所以n=lb(Um/U+1)lb(1.98/0.01+1)7.6n取最小值8，即DAC位數(shù)為位數(shù)為8。(2) 確定參考電壓UR。由于輸出最大值Um=(2-n-1)UR，所以UR=-Um/(1-2-8)即-2.028VUR-1.987V，UR取-2V。實(shí)際最小分辨電壓為實(shí)際最小分辨電壓為U=-UR/2n=7.8125mV。(3) 確定轉(zhuǎn)換

6、時(shí)鐘CLK的周期。一個(gè)周期內(nèi)DAC輸入值從0遞增到最大值255再遞減回到0，共需要256+254=510個(gè)CLK，即510Tclk=51ms。CLK周期為T(mén)clk=51ms/510=100us，即頻率為頻率為10KHz。87.2 模模/數(shù)轉(zhuǎn)換器數(shù)轉(zhuǎn)換器基本工作原理基本工作原理1.取樣和保持取樣(也稱(chēng)采樣)是將時(shí)間上連續(xù)變化的信號(hào)Ui(t)轉(zhuǎn)換為一系列等間隔的脈沖信號(hào)Us(t)，脈沖的幅度取決于輸入模擬量。取樣后須加保持電路，得到最終結(jié)果Uo(t)，以方便量化和編碼。采樣采樣時(shí)鐘的頻率時(shí)鐘的頻率fs必須大于信號(hào)所含的最大的頻率值的必須大于信號(hào)所含的最大的頻率值的2倍倍，通常取35倍，采樣周期Ts

7、=1/fs。例1：信號(hào)最大頻率為10MHz，那么采樣頻率至少20MHz，最佳采樣頻率取30MHz50MHz。例2：如果器件規(guī)定轉(zhuǎn)換時(shí)鐘最大值為80MHz，那么輸入信號(hào)的最大頻率不能超過(guò)40MHz。10基本工作原理基本工作原理2.量化和編碼用數(shù)字量來(lái)表示連續(xù)變化的模擬量時(shí)就有一個(gè)類(lèi)似于四舍五入的近似問(wèn)題。必須將取樣后的樣值電平歸化到與之接近的離散電平上，這個(gè)過(guò)程稱(chēng)為量化量化，指定的離散電平稱(chēng)為量化電平。用二進(jìn)制代碼來(lái)表示各個(gè)量化電平的過(guò)程稱(chēng)為編編碼碼。兩個(gè)量化電平之間的差值稱(chēng)為量化間隔S，位數(shù)越多，量化等級(jí)越細(xì)，S就越小。取樣保持后未量化的Uo值與歸化到相應(yīng)量化電平的Uq通常是不相等的，其差值稱(chēng)

8、為量化誤差，即=Uo-Uq。量化的方法一般有以下兩種：(1) 只舍不入法，是將取樣保持信號(hào)Uo不足一個(gè)S的尾數(shù)舍去，取其原整數(shù)；(2) 有舍有入法，當(dāng)Uo的尾數(shù)S/2時(shí)，用舍尾取整法得其量化值，當(dāng)Uo的尾數(shù)S/2時(shí)，用舍尾入整法得其量化值。11基本工作原理基本工作原理3.功能描述ADC可以采用如圖(a)所示符號(hào)來(lái)描述，其中Ui是模擬輸入，UR是參考電壓輸入，Dn-1D0為轉(zhuǎn)換輸出，CLK為轉(zhuǎn)換過(guò)程提供時(shí)鐘，也稱(chēng)為采樣時(shí)鐘，轉(zhuǎn)換在一個(gè)CLK周期內(nèi)完成。n位ADC的輸出與輸入之間關(guān)系如圖(b)所示，這種按照輸入從小到大的順序進(jìn)行遞增編碼稱(chēng)為偏移二進(jìn)制輸出。輸出值范圍為02n-1。偏移二進(jìn)制輸出轉(zhuǎn)換

9、規(guī)則為：12i1iRiR1iR002/0(1 2)21(1 2)nnnnUDUUUUUU ADC主要電路形式主要電路形式q計(jì)數(shù)斜波式ADC計(jì)數(shù)斜波式ADC原理框圖如下圖所示，它由n位二進(jìn)制計(jì)數(shù)器、DAC和電壓比較器組成。DAC接收二進(jìn)制計(jì)數(shù)器輸出的數(shù)字信號(hào)，產(chǎn)生斜波式的模擬輸出電壓Uo與輸入信號(hào)Ui比較。這種電路簡(jiǎn)單，但速度較慢，最大轉(zhuǎn)換時(shí)間為(2n-1)TCP，其中TCP為計(jì)數(shù)器時(shí)鐘脈沖周期。q逐次逼近式ADC逐次逼近式ADC結(jié)構(gòu)框圖如下圖所示，它由電壓比較器、DAC、逐次逼近寄存器與控制邏輯等部分構(gòu)成。這種轉(zhuǎn)換器將轉(zhuǎn)換的模擬電壓Ui與一系列基準(zhǔn)電壓作比較。比較是從高位到低位逐位進(jìn)行的，并依

10、次確定各位數(shù)碼是1還是0。逐次逼近比較式ADC的數(shù)碼位數(shù)越多，轉(zhuǎn)換結(jié)果越精確，但轉(zhuǎn)換時(shí)間越長(zhǎng)。13q雙積分型ADC雙積分型ADC轉(zhuǎn)換原理是先將模擬電壓Ui轉(zhuǎn)換成與其大小成正比的時(shí)間間隔T，再利用基準(zhǔn)時(shí)鐘脈沖通過(guò)計(jì)數(shù)器將T變換成數(shù)字量。下圖是雙積分型ADC的原理框圖，它由積分器、零值比較器、時(shí)鐘控制門(mén)G和二進(jìn)制加法計(jì)數(shù)器等部分構(gòu)成。這種轉(zhuǎn)換器被廣泛應(yīng)用于要求精度較高而轉(zhuǎn)換速度要求不高的儀器中。q并聯(lián)比較型ADC并聯(lián)比較型ADC的電原理圖如下圖所示。該電路由電壓比較器、寄存器和編碼器三部分構(gòu)成。并聯(lián)比較型ADC的轉(zhuǎn)換速度很快，其轉(zhuǎn)換速度實(shí)際上取決于器件的速度和時(shí)鐘脈沖的寬度。但電路復(fù)雜，其轉(zhuǎn)換精度

11、將受分壓網(wǎng)絡(luò)和電壓比較器靈敏度的限制。因此，這種轉(zhuǎn)換器適用于高速，精度較低的場(chǎng)合。14ADC主要電路形式主要電路形式主要指標(biāo)主要指標(biāo)1.分辨率分辨率從理論上講，一個(gè)n位二進(jìn)制輸出的ADC可以區(qū)分輸入模擬電壓的2n個(gè)不同量級(jí)，能區(qū)分輸入模擬電壓的最小差異，即分辨率，=FSR/2n，F(xiàn)SR為滿(mǎn)量程輸入。例如，ADC的輸出為12位二進(jìn)制數(shù)，最大輸入模擬信號(hào)為10V，則其分辨率=10V/212=2.44mV。2.轉(zhuǎn)換速度轉(zhuǎn)換速度轉(zhuǎn)換速度是指完成一次轉(zhuǎn)換所需要的時(shí)間。轉(zhuǎn)換時(shí)間是從接收到轉(zhuǎn)換啟動(dòng)信號(hào)開(kāi)始，到輸出端獲得穩(wěn)定的數(shù)字信號(hào)所經(jīng)過(guò)的時(shí)間。轉(zhuǎn)換速度取決于轉(zhuǎn)換電路的類(lèi)型，雙積分型最慢，需要幾百毫秒左右；

12、逐次逼近型較快，需要幾十微秒；并聯(lián)型最快，僅需幾十納秒。3.相對(duì)精度相對(duì)精度在理想情況下，輸入模擬信號(hào)所有轉(zhuǎn)換點(diǎn)應(yīng)當(dāng)在一條直線(xiàn)上，但實(shí)際上做不到這一點(diǎn)。相對(duì)精度是指實(shí)際的轉(zhuǎn)換點(diǎn)偏離理想特性的誤差，一般用最低有效位來(lái)表示。例如，某10位二進(jìn)制輸出的ADC在室溫和標(biāo)準(zhǔn)電源電壓的條件下，轉(zhuǎn)換誤差LSB/2。當(dāng)使用環(huán)境發(fā)生變化時(shí)，轉(zhuǎn)換誤差也將發(fā)生變化。15應(yīng)用示例應(yīng)用示例例例7.2.1 某ADC對(duì)正弦信號(hào)x(t)=sin(4106t)進(jìn)行采樣，采樣起點(diǎn)為100ns，要求分辨率不大于10mV，試確定ADC電路的參數(shù)和以及采樣結(jié)果。解：正弦信號(hào)頻率為2MHz，而采樣頻率fs至少為2M2=4MHz。采樣頻率

13、fs取35倍最大頻率，本例取4倍，即fs=2M4=8MHz。正弦信號(hào)的峰峰值為2V，即ADC滿(mǎn)量程輸入為2V。要求分辨率10mV，故=2V/2n10mV，由此可以得出2n200，n8。本例n取最小值8，此時(shí)7.8mV。采用補(bǔ)碼二進(jìn)制輸出時(shí)，0V輸入信號(hào)的采樣結(jié)果仍為0。補(bǔ)碼二進(jìn)制輸出時(shí)線(xiàn)性轉(zhuǎn)換輸入電壓范圍為-UR/2(1-2-8)UR/2，但輸入電壓以0V對(duì)稱(chēng)，所以有(UR-)/21V，即UR2V+7.8mV，本例 取值精確到0.1V，故UR=2.1V。16應(yīng)用示例應(yīng)用示例采 樣 時(shí) 刻 從 t = 1 0 0 n s 開(kāi) 始 ， 第 n 個(gè) 采 樣 時(shí) 刻 的 時(shí) 間t=100ns+nTs，

14、信號(hào)的采樣結(jié)果為其中n%4是n除以4的余數(shù)。采樣值為0.95106的補(bǔ)碼二進(jìn)制輸出為280.951062.1=116 =(01110100)2，采樣值為-0.95106的補(bǔ)碼二進(jìn)制輸出為28-0.951062.1=-116=(10001100)2，采樣值為0.30902的補(bǔ)碼二進(jìn)制輸出為280.309022.1=38=(00100110)2，采樣值為-0.30902的補(bǔ)碼二進(jìn)制輸出為28-0.309022.1=-38=(11011010)2。故ADC循環(huán)輸出(01110100)2、(00100110)2、(10001100)2、(11011010)2 8 100.4/

15、 20.40.951060.40.309020.40.951060.(0.()sin%40cos%41sin%42cos%4340.30902nsxxnsnTsinnsinnnnnn7.3 數(shù)據(jù)存儲(chǔ)數(shù)據(jù)存儲(chǔ)q存儲(chǔ)器內(nèi)部由地址譯碼地址譯碼、存儲(chǔ)矩陣存儲(chǔ)矩陣、讀寫(xiě)控讀寫(xiě)控制制和輸入輸入/輸出控制輸出控制這四個(gè)基本單元構(gòu)成。19存儲(chǔ)器原理存儲(chǔ)器原理存儲(chǔ)矩陣由2n個(gè)存儲(chǔ)單元構(gòu)成，每個(gè)存儲(chǔ)單元可以保存m位，因此存儲(chǔ)器的容量通常表示為2nmb，其中b代表位(bit)。存儲(chǔ)器采用n個(gè)輸入端A0An-1來(lái)選擇存儲(chǔ)矩陣中的某一個(gè)存儲(chǔ)單元，這n個(gè)輸入端稱(chēng)為地址線(xiàn)。單口存儲(chǔ)器通過(guò)m個(gè)輸入/輸出端D0Dm-1與所選中

16、的存儲(chǔ)單元進(jìn)行m位數(shù)據(jù)操作，這m個(gè)輸入/輸出端稱(chēng)為數(shù)據(jù)線(xiàn)。數(shù)據(jù)線(xiàn)內(nèi)部采用三態(tài)門(mén)實(shí)現(xiàn)雙向傳輸。存儲(chǔ)器有讀和寫(xiě)兩種操作。通常將數(shù)據(jù)線(xiàn)上的數(shù)據(jù)輸入存儲(chǔ)器進(jìn)行保存的操作稱(chēng)為寫(xiě)，將數(shù)據(jù)從存儲(chǔ)器中輸出到數(shù)據(jù)線(xiàn)上的操作稱(chēng)為讀。讀操作寫(xiě)操作存儲(chǔ)器原理存儲(chǔ)器原理數(shù)據(jù)線(xiàn)上的讀寫(xiě)操作由三個(gè)低電平有效的輸入信號(hào)CS和R/W共同決定。其規(guī)則為：當(dāng)CS=0、R/W=1時(shí)，存儲(chǔ)器進(jìn)行讀操作，數(shù)據(jù)線(xiàn)為輸出；當(dāng)CS=0、R/W=0時(shí)，存儲(chǔ)器進(jìn)行寫(xiě)操作，數(shù)據(jù)線(xiàn)為輸入；當(dāng)CS=1時(shí)，無(wú)論讀/寫(xiě)控制信號(hào)是否有效，存儲(chǔ)器都沒(méi)有操作，數(shù)據(jù)線(xiàn)都為高阻態(tài)。20只讀存儲(chǔ)器只讀存儲(chǔ)器(ROM)ROM主要由地址譯碼器地址譯碼器、存儲(chǔ)矩陣存儲(chǔ)矩陣和

17、輸輸出緩沖器出緩沖器三部分組成，其基本結(jié)構(gòu)如下圖所示。21地址地址數(shù)據(jù)數(shù)據(jù)A1A0D3D2D1D000110101101010010011010122只讀存儲(chǔ)器只讀存儲(chǔ)器(ROM)44位位ROM的等效結(jié)構(gòu)的等效結(jié)構(gòu)RAM主要由存儲(chǔ)矩陣存儲(chǔ)矩陣、地址譯碼器地址譯碼器和讀讀寫(xiě)控制電路寫(xiě)控制電路三部分組成，如下圖所示。23隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器(RAM)7.4 存儲(chǔ)器的應(yīng)用存儲(chǔ)器的應(yīng)用存儲(chǔ)擴(kuò)展存儲(chǔ)擴(kuò)展q字?jǐn)U展采用若干個(gè)存儲(chǔ)器構(gòu)成具有更多地址的存儲(chǔ)空間。擴(kuò)展后的存儲(chǔ)空間共有n+k條地址線(xiàn)和m條數(shù)據(jù)線(xiàn)，故存儲(chǔ)容量為2n+kmb。q位擴(kuò)展采用若干個(gè)存儲(chǔ)器構(gòu)成具有更大位寬的存儲(chǔ)空間。擴(kuò)展后存儲(chǔ)空間共有

18、n條地址線(xiàn)和Mm條數(shù)據(jù)線(xiàn)，故存儲(chǔ)容量為2nMmb。25存儲(chǔ)擴(kuò)展的應(yīng)用示例存儲(chǔ)擴(kuò)展的應(yīng)用示例例例7.4.1 利用10244位RAM構(gòu)建一個(gè)容量為1024 8位的存儲(chǔ)空間。解：所需要構(gòu)造的存儲(chǔ)空間的字?jǐn)?shù)為1024、字長(zhǎng)為8，而實(shí)際RAM的字?jǐn)?shù)為1024、字長(zhǎng)為4，因此需要84=2片10244位RAM進(jìn)行位擴(kuò)展。位擴(kuò)展電路如下所示。26存儲(chǔ)擴(kuò)展的應(yīng)用示例存儲(chǔ)擴(kuò)展的應(yīng)用示例例例7.4.2 某系統(tǒng)需要容量為40968位的存儲(chǔ)空間，現(xiàn)有若干片10248位RAM，給出容量擴(kuò)展連接圖。解：存儲(chǔ)空間和RAM的字長(zhǎng)都是8，不需要位擴(kuò)展。所需字?jǐn)?shù)為4096，而RAM的字?jǐn)?shù)只有1024，因此需要40961024=4片

19、RAM進(jìn)行字?jǐn)U展。存儲(chǔ)空間的地址線(xiàn)為12個(gè)，即A11A0，其中A9A0連接10248位RAM的地址線(xiàn)，A11和A10作為譯碼輸入。 A11A10為00時(shí)，1#RAM工作；為01時(shí)，2#RAM工作；為10時(shí)，3#RAM工作；為11時(shí)，4# RAM工作。每次只有一片RAM工作，不同的地址范圍所用的RAM不同，整個(gè)容量是4片RAM的容量之和。字?jǐn)U展電路如右圖所示。27存儲(chǔ)器的地址譯碼器實(shí)現(xiàn)了輸入變量的“與”運(yùn)算，形成了輸入的所有最小項(xiàng)，存儲(chǔ)矩陣形成了某些最小項(xiàng)的“或”運(yùn)算。因此存儲(chǔ)器可以看成是一個(gè)“與或邏輯網(wǎng)絡(luò)”，即由與陣列和或陣列構(gòu)成的邏輯電路，可以采用如下圖所示的陣列框圖來(lái)表示。存儲(chǔ)器的與、或陣

20、列用符號(hào)陣列符號(hào)陣列圖圖來(lái)表示。與陣列的輸入是地址及其反與陣列的輸入是地址及其反變量，輸出是字線(xiàn)，變量，輸出是字線(xiàn)，輸入線(xiàn)和輸出線(xiàn)垂直。任一字線(xiàn)是由輸入構(gòu)成的最小項(xiàng)，是與運(yùn)算的結(jié)果，它與相應(yīng)輸入線(xiàn)的交叉處畫(huà)“”來(lái)表示所存在邏輯關(guān)系?；蜿嚮蜿嚵械妮斎胧亲志€(xiàn)，輸出是位線(xiàn)，列的輸入是字線(xiàn)，輸出是位線(xiàn)，兩者互相垂直。任一位線(xiàn)是由若干字線(xiàn)構(gòu)成的或運(yùn)算輸出，它與相關(guān)字線(xiàn)的交叉處畫(huà)“”(固定連接)或“”(編程連接)來(lái)表示所存在的邏輯關(guān)系。28組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)邏輯關(guān)系為：W0=A1A0,W1=A1A0,W2=A1A0,W3=A1A0,D0=W0+W1+W3,D1=W0+W1+W

21、2,D2=W2+W3,D3=W0+W3。真值表29A1A0D3D2D1D0001011010011100110111101組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)例例7.4.3 某邏輯電路的真值表如下表所示，畫(huà)出采可編程ROM實(shí)現(xiàn)的陣列圖。30A3A2A1A0F3F2F1F0A3A2A1A0F3F2F1F000000000100011000001000110011101001000111010111100110010101111100100011011001010010101111101101101100101111010010111010011111000組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)解：該電路的最小項(xiàng)標(biāo)準(zhǔn)式為：

22、F0=m(1,2,5,6,9,10,13,14) F1=m(2,3,4,5,10,11,12,13)F2=m(4,5,6,7,8,9,10,11)F3=m(8,9,10,11,12,13,14,15)PROM的與陣列產(chǎn)生了輸入變量的最小項(xiàng)，其存儲(chǔ)元件為固定連接，所以用“”表示；或陣列實(shí)現(xiàn)了各輸出的最小項(xiàng)之和，其存儲(chǔ)元件為編程連接，所以用“”表示。陣列圖如右圖所示。31組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)例例7.4.4 采用可編程可編程ROM和寄存器設(shè)計(jì)時(shí)序邏輯電路產(chǎn)生序列1001100101。解：設(shè)計(jì)一個(gè)計(jì)數(shù)器，其輸出通過(guò)組合邏輯網(wǎng)絡(luò)產(chǎn)生序列。(1) 求計(jì)數(shù)器模值，確定狀態(tài)及狀態(tài)轉(zhuǎn)移表：序列長(zhǎng)度為10，故

23、計(jì)數(shù)器模為10，狀態(tài)為09，采用4比特來(lái)表示狀態(tài)Q，記為Q3Q2Q1Q0。狀態(tài)轉(zhuǎn)移表如右表所示。32Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+100000001000100100010001100110100010001010101011001100111011110001000100110010000組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)(2) 確定觸發(fā)器的激勵(lì)函數(shù)和輸出函數(shù)的真值表：狀態(tài)方程為Qn+1=D，D為寄存器的輸入，激勵(lì)函數(shù)和輸出函數(shù)的真值表如右表所示。33輸入輸入輸出輸出Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Z000000011000100100001000110001101001010001011010101100011001110011110001100010010100100001組合邏輯實(shí)現(xiàn)組合邏輯實(shí)現(xiàn)(3) 確定觸發(fā)器的方程ROM容量：組合邏輯電路的輸入為4位，即Q3Q2Q1Q0，輸出為5位，即D3D2D1D0和Z。故ROM的地址為4位，字長(zhǎng)為5位，容量為165位。(4) 連接電路并根據(jù)真值表畫(huà)如下圖所示的陣列圖。34隊(duì)列是由n個(gè)元素構(gòu)成的有限序列，內(nèi)部元素按照保存的順序排列，最前面的數(shù)據(jù)為隊(duì)首，最后面的數(shù)據(jù)為隊(duì)尾。向隊(duì)列保存元素稱(chēng)為入隊(duì)，每次入隊(duì)將數(shù)據(jù)寫(xiě)在隊(duì)尾，隊(duì)列長(zhǎng)度加1；從隊(duì)列中讀取元素稱(chēng)為出隊(duì)，每次