基于專用指令集處理器架構(gòu)的AA-LDPC編譯碼器研究

1、基于專用指令集處理器架構(gòu)的 AA 丄 DPC 編譯碼器研究【摘要】：低密度校驗碼（LDPC）由于接近香農(nóng)限的性能和可并行性, 已經(jīng)被廣泛應(yīng)用在諸如通信、廣播等領(lǐng)域,并成為 4G 標(biāo)準(zhǔn)的有力競爭 者。作為一類性能優(yōu)異的 LDPC 碼,AA-LDPC 碼已經(jīng)應(yīng)用于 DTMB、 WiMAX 等標(biāo)準(zhǔn)中。LDPC 碼在獲得性能優(yōu)勢的同時，還存在硬件消耗 大，延遲時間長等瓶頸。本文主要針對中國數(shù)字地面多媒體廣播 （DTMB）信道編解碼中的 AA-LDPC 碼，研究了其編譯碼算法及 ASIP 架構(gòu)。本文的主要貢獻(xiàn)在于：1提出了一種基于伸縮因子的量化方案。 通過對節(jié)點(diǎn)信息進(jìn)行收縮，本方案可以使信息的整數(shù)部分表

2、示更多有 效信息，同時也降低量化飽和的影響。采用（q,0）對節(jié)點(diǎn)進(jìn)行量化，由于 其節(jié)點(diǎn)信息更新全部采用整數(shù)而不需要復(fù)雜的浮點(diǎn)操作，可顯著降低硬件復(fù)雜性。仿真結(jié)果表明，該量化方案應(yīng)用于歸一化最小和時的譯 碼性能與浮點(diǎn)性能相比僅相差 O.ldB。2提出了兩種針對 TDMP 譯碼 算法的迭代終止算法，（a）部分校驗迭代終止算法。每次只采用 H 矩陣 的一部分參與校驗計算，降低了對 H 矩陣存儲器的帶寬要求，對于 0.4、0.6、0.8 三種碼率的碼字可分別減少 97%、95%、90%的數(shù)據(jù)帶寬，而 計算量也相應(yīng)減少，仿真表明該算法性能接近于標(biāo)準(zhǔn)迭代終止算法時 的譯碼性能；（b）雙閾值迭代終止算法。根

3、據(jù) LDPC 碼的譯碼特點(diǎn)，把 碼字分為可譯碼字和不可譯碼字，僅需在這兩部分分別設(shè)置一個迭代 終止閾值，該算法能夠有效地進(jìn)行譯碼。相對于 FIXED 算法在低信噪 區(qū)可節(jié)約90%的迭代次數(shù)，譯碼性能優(yōu)于 HDA,SCR,CMM 等算法，并wyiT論女第表百家且硬件消耗較低。 3設(shè)計了一種基于專用指令處理器（ASIP） 架構(gòu)的 LDPC譯碼器。譯碼器中的處理器采用 5 級流水線架構(gòu)，與傳統(tǒng)實現(xiàn)方 法相比，它在 ASIC 的高性能和 GPPs 的靈活性中取得了一個很好的折 衷。提出了一種針對校驗節(jié)點(diǎn)存儲器的預(yù)存取方法，能節(jié)省 75%的校 驗節(jié)點(diǎn)存儲器數(shù)據(jù)位寬。在時鐘頻率為80MHz 時,吞吐率可達(dá)

4、134Mbps。4.設(shè)計了一種基于 ASIP 架構(gòu)的 LDPC 編碼器。它采用雙 處理器，提取部分專用指令集，提咼了編碼器的吞吐率。在時鐘頻率為 80MHz時,其吞吐率可達(dá) 240Mbps。5.對前述的不同算法和 ASIP 編譯 碼器進(jìn)行了系統(tǒng)級仿真，并搭建了基于 XilinxXC4VLX160 的 FPGA 測 試平臺進(jìn)行驗證。結(jié)果表明本文提出的算法和ASIP 譯碼器可滿足DTMB 標(biāo)準(zhǔn)的設(shè)計要求。雖然本論文的研究主要針對DTMB 中的AA-LDPC 碼,但論文的研究方法及成果可應(yīng)用于其它的LDPC 碼中,相關(guān) ASIP 架構(gòu)的研究也是對 ASIP 設(shè)計方法學(xué)的有益補(bǔ)充。本論文 受上海市科委

5、項目 基于LDPC算法的高性能專用指令集處理器系統(tǒng) 架構(gòu)研究（編號：08700741200）中國科學(xué)院無線傳感網(wǎng)與通信重點(diǎn) 實驗室無線通信 LDPC 專用指令集譯碼器設(shè)計研究 開放課題和華 東師范大學(xué)優(yōu)秀博士培養(yǎng)基金資助。【關(guān)鍵詞】：低密度奇偶校驗碼迭 代終止 TDMP 伸縮因子量化專用指令集處理器預(yù)存取數(shù)字地面多媒 體廣播 AA-LDPC【學(xué)位授予單位】：華東師范大學(xué)【學(xué)位級別】：博士【學(xué)位授予年份】：2011【分類號】：TN911.2【目錄】 ： 摘要 6-8Abstract8-12 英文縮寫 12-14 第一章緒論 14-311.1 研究背景 14-191.2 研究現(xiàn)狀 19-231.3

6、 研究內(nèi)容 23-241.4 論文結(jié)構(gòu) 24-25 參考文獻(xiàn) 25-31 第二章低密度奇偶校驗碼31-462.1LDPC 碼31-352.1.1 行重和列重 32-332.1.2LDPC 碼的分類 33-342.1.3AA-LDPC碼 34-352.2 編碼算法 35-382.2.1 基于生成矩陣 G 的編碼算法 362.2.2 基于 LU 分解的編碼算法 362.2.3 基于 RU 分解的編碼算法 36-382.3 譯碼算法 38-442.3.1BP 算法 39-422.3.2Min-Sum 算法 42-432.3.3TDMP 算法43-442.4 本章小結(jié) 44 參考文獻(xiàn) 44-46 第三

7、章 LDPC 編碼器的 ASIP 架構(gòu)研究 46-543.1DTMB 的 LDPC 碼 46-473.2 現(xiàn)有的編碼方法 47-483.3 編碼算法優(yōu)化 48-493.4 特殊指令集的提取 49-503.5 硬件加速 50-523.6 本章小結(jié) 52 參考文獻(xiàn) 52-54 第四章 LDPC 譯碼器的伸縮因 子量化方案 54-654.1量化方案分析 54-554.2 伸縮因子分析方案 55-624.2.1 伸縮因子分析55-584.2.2 提出的量化方案 58-624.3 性能分 析 62-644.4 本章小結(jié) 64 參考文獻(xiàn) 64-65 第五章 LDPC 譯碼器的迭代 終止算法 65-875.

8、1 現(xiàn)有的迭代終止算法 65-695.1.1 標(biāo)準(zhǔn)迭代終止算法 655.1.2CE 算 法 65-675.1.3SCR算 法 67-685.1.4HDA 算 法68- 695.1.5CMM 算法 695.2 提出的迭代終止算法 69-855.2.1 性能分析69- 725.2.2 雙閾值迭代終止算法72-785.2.3 部分校驗迭代終止算法78-855.3 本章小結(jié) 85 參考文獻(xiàn) 85-87 第六章 LDPC 譯碼器的 ASIP 架構(gòu)研究 87-1016.1DTMB 接收系統(tǒng) 87-886.2 譯碼算法 88-906.3 指令集設(shè)計 90-916.4 硬件架構(gòu) 91-996.5 本章小結(jié) 99 參考文獻(xiàn) 99-101 第七章FPGA測試與驗證 101-1137.1測試方案 101-1027.2測試平臺 102-1047.3測試結(jié)果 104-1127.4 本章小結(jié) 112-113 第八章總結(jié)與展望 113-1178.1 論文總結(jié) 113-11