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文檔簡介
1、精選優(yōu)質(zhì)文檔-傾情為你奉上DIBL效應(yīng)對小尺寸MOS晶體管閾值電壓和亞閾值特性的影響1MOS晶體管閾值電壓閾值電壓定義為溝道源端的半導(dǎo)體表面開始強反型所需要的柵壓。根據(jù)定義,它由以下三部分組成:(1)抵消功函數(shù)差和有效界面電荷的影響所需的柵壓,即平帶電壓Vfb;(2)產(chǎn)生強反型所需的表面勢,即2f;(3)強反型時柵下表面層電荷Qs在氧化層上產(chǎn)生的附加電壓,通常近似為-Qb(2f)/Cox。對于MOSFET,閾值電壓表示式為: VT = Vfb + 2f - Qb(2f)/Cox 需要注意,對于NMOS,f = (KBT/q)ln(NA/Ni),相應(yīng)的,Qb = -Cox,=/Cox;對PMOS
2、,f = -(KBT/q)ln(ND/Ni),Qb=Cox,p=/Cox。NA,ND是半導(dǎo)體襯底的摻雜濃度。 在MOS集成電路的設(shè)計和生產(chǎn)中,閾值電壓的控制十分重要。大多數(shù)應(yīng)用中需要的是增強型器件,這時對NMOS要求VT 0,對PMOS要求VT <0。上述要求對PMOS容易達到,對NMOS卻很困難。原因是Vfb=ms-Q0/Cox中的Q0總是正的,即-Q0/Cox總是負的,結(jié)果使P溝和N溝器件的Vfb一般都是負的。對PMOS而言,VT表示式中的另外兩項也都是負的因此產(chǎn)生增強型沒有困難;對NMOS而言,另外兩項之和必須大于Vfb,從而要求襯底摻雜濃度較高,這會導(dǎo)致大的襯底電容和低的擊穿電壓
3、,是十分不理想的。 我們可以通過離子淺注入的方法將雜質(zhì)注入到溝道表面的薄層內(nèi),其作用相當于有效界面電荷,所以閾值電壓的改變可以從下面公式估算:VT = ±qNI / Cox NI是注入劑量(離子個數(shù)/cm²)。注入雜質(zhì)為P型時,上式取正號;注入雜質(zhì)為N型時,上式取負號。 Qb表示式中=/Cox反映襯底偏壓對閾值電壓影響的強弱程度,故稱襯偏系數(shù)。對于P溝器件,襯底偏壓引起的閾值電壓改變?yōu)閂T=-p- p=/Cox是P溝器件(N型襯底)的襯偏系數(shù)。 氧化層厚度對閾值電壓也有影響。氧化層厚度增加時,柵壓對半導(dǎo)體表面的控制作用減弱,為了使表面形成導(dǎo)電溝道,需要加更大的柵壓,即閾值電
4、壓增加。這一點對制作場區(qū)十分重要。2MOS晶體管亞閾值電流方程與亞閾值擺幅 柵偏壓低于閾值以至溝道表面是弱反型時,MOSFET仍有很小的電流,這就是亞閾值電流,器件的工作狀態(tài)也被說成是亞閾值區(qū)。亞閾值區(qū)是描述MOSFET如何導(dǎo)通和截止的,所以在器件的開關(guān)或數(shù)字電路應(yīng)用中亞閾值區(qū)特性是十分重要的。 在亞閾值區(qū),對漏級電流起決定作用的是擴散而不是漂移。實際上,MOSFET在弱反型時和雙極晶體管有十分相似之處,其中溝道區(qū)起基區(qū)作用,n+源區(qū)和n+漏區(qū)分別起發(fā)射區(qū)和集電區(qū)的作用,外加“集電極-發(fā)射極”電壓(漏電壓VDS)主要降落在反偏結(jié)(即漏-襯底結(jié))上。所以亞閾值電流可以象在均勻基區(qū)的雙極晶體管中求
5、注入基區(qū)的少數(shù)載流子(電子)電流那樣得到,Jn=-qDn 其中ys和yd分別為源結(jié)和漏結(jié)的水平耗盡區(qū)寬度;L-ys-yd為有效溝道長度;n(ys)和n(yd)分別為有效溝道源端和漏端的電子濃度, =q/KBT,ND是n+區(qū)的摻雜濃度。V是溝道源端相對源接觸(y=0)的表面勢,亦即源結(jié)(n+-p結(jié))水平耗盡區(qū)上的電壓為- V。V和常規(guī)意義下(相對襯底內(nèi)部而言)的表面勢s之間的關(guān)系顯然為s= V+Vbi,其中Vbi是n+-p結(jié)的內(nèi)建電壓。 從漏端進入的方向為漏極電流方向,故亞閾值電流可表示為ID = 在上式中,是有效溝道厚度,定義為表面垂直方向(x方向)上電勢減小KBT/q的距離。設(shè)上的電場強度是
6、常數(shù)且等于表面電場s,則有 = KBT/q =1/ 而s= -ds/dx = qNA/CD CD-dQb/ds是表面耗盡層電容,利用Qb=-,得到CD= 由于可表示為CD(s)/qNA,亞閾值理想因子=1+CD/Cox,V=-Vbi+2F+VGT/ 將以上式子整理,最終可將亞閾值電流表示為 其中 t=KBT/q 由于柵壓引起的縱向電場t強烈影響表面勢分布,ys和yd分別小于源結(jié)和漏結(jié)的垂直耗盡區(qū)寬度Ws和WD。對于長溝器件,L>>ys+yd,可以把閾值電流方程分母中的ys和yd略去,這時由該式可看到,VDS>3KBT/q時亞閾值電流與VDS無關(guān)。 亞閾值電流與VGT成指數(shù)關(guān)系
7、,在強反型區(qū)工作ID與VGS是平方律關(guān)系;ID方程中的負指數(shù)項在VDS大于4VT(100mV)時可以忽略,ID與VDS無關(guān)。這個結(jié)論只對長溝器件有效;ID與t的平方成比例,即亞閾值電流與溫度有強烈的依賴關(guān)系。 為了表征亞閾值電流隨柵壓的變化,引進參數(shù)S: S為亞閾值斜率,它表示ID改變一個數(shù)量級所需要的柵壓擺幅。S越小,器件導(dǎo)通和截止之間的轉(zhuǎn)換就越容易,說明亞閾值特性越好。對于長溝道MOSFET,在表示亞閾值電流的公式中忽略ys和yd的作用,可得 S=由CD=可知,襯底摻雜濃度NA越低,CD/Cox越小,S也就越小,器件導(dǎo)通和截止之間越容易轉(zhuǎn)換。 界面陷阱濃度很高時,還必須考慮界面陷阱電容Ci
8、t的作用,這是因為界面陷阱能級隨表面勢變化相對半導(dǎo)體的費米能級移動,因此在表面附近同半導(dǎo)體交換電荷,具有電容作用。Cit和CD并聯(lián),在亞閾區(qū)斜率的表達式中以(CD+Cit)替代CD,得到 S(有界面陷阱)=S(無界面陷阱)×3漏感應(yīng)勢壘降低(DIBL)效應(yīng)的影響和改進措施當溝道長度L減小,VDS增加時,源漏耗盡區(qū)越來越接近,引起電力線從漏到源的穿越,使源端勢壘降低,從源區(qū)注入溝道的電子增加,導(dǎo)致漏源電流增加。通常稱該過程為漏感應(yīng)勢壘降低,簡寫為DIBL。下圖中是VDS=0和VDS>0時n溝MOSFET溝道表面的能帶和電勢分布示意圖。圖中,Vs(0,y)是相對n+源區(qū)(y=0)的
9、表面勢,ys和yd分別為源結(jié)和漏結(jié)的水平耗盡區(qū)寬度。VDS=0時,在y=ys至y=L-ys-yd的區(qū)域(實際的溝道區(qū))內(nèi),VS= V(常數(shù)),ys處的勢壘高度為-qV。VDS 0時,溝道表面勢增加V(y),結(jié)果電勢最小處ymin(ys附近)的電勢為Vs(ymin)=V+V(ymin),增加V(ymin),源和溝道之間的勢壘則相應(yīng)降低了qV(ymin),這就是漏感應(yīng)勢壘降低。顯然,對一定的VDS,器件的L越小,DIBL越顯著,漏極電流的增加越顯著,以至器件不能關(guān)斷。所以,DIBL效應(yīng)是對MOS器件尺寸縮小的一個基本限制。n溝MOSFET溝道表面的能帶圖和電勢分布(對稱分布對應(yīng)VDS=0,非對稱分
10、布對應(yīng)VDS>0) 為了分析DIBL,必須既考慮受柵偏壓和襯底偏壓控制的垂直電場x,也考慮受漏偏壓控制的沿溝道方向的電場y,即必須求解二維泊松方程。通過求解二維泊松方程,可以得到漏感應(yīng)勢壘降低為qV(ys)=2kq 上式表明,柵長L一定時,DIBL隨漏壓VDS增加。當L很小或VDS很大以至ys+yD=L時,上式不再成立,這對應(yīng)器件的穿通狀態(tài)。 作為勢壘降低的結(jié)果,漏偏壓VDS將使閾值電壓下降,VT = -VDS 其中,=1+CD/Cox 稱為DIBL因子,為亞閾值理想因子,當短溝器件工作在閾值電壓附近時,DIBL效應(yīng)非常嚴重。 在亞閾值區(qū),亞閾值電流將隨源結(jié)勢壘的降低而增大。這是因為DIBL效應(yīng)使源端勢壘降低,從源區(qū)注入溝道的電子增加,造成器件在截止態(tài)有很大的電流,并且在短溝道器件中,亞閾值電流公式必須考慮yD和ys,有效溝道長度為L-yD-ys,隨著L減小,VDS增大,根據(jù)yD的表達式,yD會增大(如下圖所示),這就使有效溝道長度縮短,從而導(dǎo)致亞閾值電流增加。 VDS>0時的耗盡層寬度yD大于VDS=0時的耗盡層寬度y如果需要降低DIBL(漏感應(yīng)勢壘降低)效應(yīng)的影響,可以采取加大溝道摻雜濃度的方法,濃度越大,漏到源的電力線穿透幾率越小,有利于減小DIBL。加大溝道摻雜濃度,源漏結(jié)的耗盡區(qū)寬度會減小,即ys和yD減小,有效溝道長度增
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