基于CPLD的VXI總線接口的研制

1、基于CPLD的VXI總線接口的研制          摘要：文章以VXI總線開(kāi)關(guān)矩陣模塊為例，介紹了基于可編程邏輯器件的VXIbus寄存器基接口的開(kāi)發(fā)過(guò)程。給出了選用ALTERA公司的可編程邏輯器件FLEX 10K10在MAXPLUSII環(huán)境下，結(jié)合VXIbus時(shí)序?qū)涌谶壿嬰娐愤M(jìn)行波形仿真和時(shí)序分析的方法。  1 引言VXI總線測(cè)試系統(tǒng)是一種世界范圍內(nèi)完全開(kāi)放的、適用于多個(gè)生產(chǎn)廠家的模塊化儀器總線系統(tǒng)。隨著儀器功能逐漸向復(fù)雜化發(fā)展，以數(shù)字電路為主的接口電路的設(shè)計(jì)也在追求更高的集成度，這時(shí)如果采

2、用可編程邏輯器件（PLD）技術(shù)代替?zhèn)鹘y(tǒng)的中、小規(guī)模集成電路來(lái)實(shí)現(xiàn)電路設(shè)計(jì)，不僅可以節(jié)省大量的板上空間，而且電路的可靠性和可修改性也會(huì)大大提高。設(shè)計(jì)使用時(shí)可以根據(jù)接口和功能電路的需要選用合適的器件。在VXI總線開(kāi)關(guān)模塊的設(shè)計(jì)中，由于功能電路需要VXI接口提供較多的譯碼電路（即組合邏輯單元），因此，選用ALTERA公司的復(fù)雜可編程邏輯器件（CPLD）FLEX 10K10可在MAXPLUSII開(kāi)發(fā)環(huán)境下，采用原理圖與VHDL語(yǔ)言混合設(shè)計(jì)以及ByteBlaster在線編程技術(shù)來(lái)實(shí)現(xiàn)VXIbus寄存器基的接口。此接口可在不改變外圍電路的情況下升級(jí)為更高級(jí)的消息基接口。2 VXIbus寄存器基接口設(shè)計(jì)VX

3、Ibus寄存器基接口電路由初始化電路、模塊和寄存器譯碼、寄存器讀寫(xiě)及數(shù)據(jù)傳輸應(yīng)答、中斷申請(qǐng)及響應(yīng)等四部分組成。這些部分均可在一片F(xiàn)LEX10K10中實(shí)現(xiàn)，既可以采用原理圖設(shè)計(jì)，也可以采用硬件描述語(yǔ)言設(shè)計(jì)，還可以兩者混合來(lái)進(jìn)行設(shè)計(jì)。    2.1 開(kāi)機(jī)初始化根據(jù)VXI總線時(shí)序，在電源接通后，背板總線上的SYSRST信號(hào)應(yīng)由低變高，以使SOFTRST信號(hào)由高變低并啟動(dòng)一次模塊復(fù)位自檢過(guò)程。根據(jù)VXI總線協(xié)議，模塊復(fù)位自檢應(yīng)包括寄存器（基于配置寄存器和用戶定義操作寄存器）的初始化和功能電路的初始化。由于識(shí)別（ID）寄存器、器件類(lèi)型（DTYPE）寄存器以及狀態(tài)（STATU

4、S）寄存器是只讀寄存器，因此可采用靜態(tài)配置（SC）的方法，即在FLEX10K10內(nèi)部預(yù)先將協(xié)議規(guī)定的內(nèi)容鎖存在16位D觸發(fā)器中?？刂萍拇嫫骱陀脩舳x操作寄存器對(duì)于VXI主模塊來(lái)說(shuō)是只寫(xiě)寄存器，初始化時(shí)只需根據(jù)需要寫(xiě)入相應(yīng)的內(nèi)容即可。按照開(kāi)關(guān)矩陣功能電路的要求，初始化階段須依次輸出16組脈沖，每次由譯碼輸出控制選通一列繼電路的行、列信號(hào)，從而完成對(duì)256個(gè)繼電路關(guān)斷操作。2.2 模塊和寄存器譯碼VXIbus寄存器基模塊與消息基模塊的主要區(qū)別在于其與主模塊的通信方式不同，寄存器基模塊通常作為從模塊通過(guò)讀寫(xiě)寄存器與主模塊通信。參與譯碼和讀寫(xiě)模式控制的信號(hào)線有A01A15,AM0AM5,LWORD,D

5、S0,DS1，WRITE等。模塊和寄存器譯碼方式有兩種，一種是遞進(jìn)式譯碼，即將譯碼分為模塊譯碼和寄存器譯碼兩個(gè)層次，當(dāng)?shù)氐刂稟06A13上的邏輯值與VXIbus模塊唯一的邏輯地址相符時(shí)，說(shuō)明該模塊被選中，進(jìn)而根據(jù)地址線A01A15以及WRITE線等邏輯值進(jìn)行下一級(jí)的寄存器譯碼，以確定VXIbus訪問(wèn)的具體寄存器；另一種是直接譯碼，即根據(jù)地址線A01A15上的邏輯值一次性確定是否訪問(wèn)本模塊以及訪問(wèn)哪個(gè)寄存器，從而選通相應(yīng)的寄存器。這兩種方式各有利弊，若采用原理圖設(shè)計(jì)，受譯碼器輸入位數(shù)的限制，采用前一種遞進(jìn)式譯碼較為恰當(dāng)；若采用VHDL等硬件描述語(yǔ)言設(shè)計(jì)，則宜選用后一種譯碼方式，因?yàn)橹苯幼g碼在綜合

6、時(shí)較遞進(jìn)方式使用了較少位數(shù)的計(jì)數(shù)器，而且省掉了多路選擇器和鎖存器，因而更能節(jié)約片內(nèi)資源，提高工作速度。DS0,DS1,A01,LWORD，AM0-AM5控制寄存器的讀寫(xiě)模式，本模塊采用A16、D16非特權(quán)訪問(wèn)模式，且總是讀寫(xiě)字節(jié)（01），因而上述位的有效狀態(tài)為：DS0=低，DS1=低，A01=低，LWORD=高，AM=29H或2DH。用VHDL描述的譯碼電路如下：-譯碼信號(hào)定義dben< =ds0 or ds1;- -VXI背板數(shù)據(jù)總線選通adh2< =ad(14)& ad (13)；- -VXI地址線A15、A14adl8<=ad(12)&ad&ad

7、 (10)& ad (9)& ad (8) & ad (7)& ad (6) & ad (5);- -八位邏輯地址adl5<=ad(4)& ad(3) &ad(2)& ad (1) & ad(0)；- -五位寄存器地址- -模塊和寄存器譯碼process(sysclk)beginif (sclk'event and sclk='1') thenif(as='0')thenif(adl8=addrset)then - -表明選中本模塊if(adh2 & adl5 &

8、; AM & iack & lword & ds0 & dsl & wroperator-sel<='0'且WR*為'0'，操作寄存器選通elsif（adh2&adl5&AM&iack&lword&ds0&ds1&wrcontrol-sel<='0'- -WR*為'0'，控制寄存器選通elsif (addrhigh2&addrlow 5 & AM& iack & lwordsel0<=&

9、#39;0'；- -地址'00000'，WR*為'0'，識(shí)別寄存器選通elseoperator_select<='1'- -未選中任何有效寄存器sel2<='1'sell<='1'sel0<='1'2.3 寄存器讀寫(xiě)及數(shù)據(jù)傳輸應(yīng)答基寄存器器件中，數(shù)據(jù)傳輸主要通過(guò)數(shù)據(jù)傳輸總線對(duì)特定寄存器的讀寫(xiě)來(lái)完成。，數(shù)據(jù)傳輸總線可以分為如下三類(lèi)：尋址線、數(shù)據(jù)線和控制線。其中尋址線包括A01A15和WRITE，主要用于產(chǎn)生寄存器地址選通信號(hào)，并完成對(duì)識(shí)別寄存器、器件類(lèi)型寄存器、狀態(tài)寄存

10、器、控制寄存器和操作寄存器的訪問(wèn)。數(shù)據(jù)線包括D00D15，用于主模塊與從模塊的數(shù)據(jù)傳輸?？刂凭€包括AS、DS0、DS1、BERR、DTACK和WRITE等。所有DTB周期均異步進(jìn)行的，并通過(guò)控制線進(jìn)行控制。這些控制線保護(hù)了VXI總線系統(tǒng)能夠正常工作并按協(xié)議規(guī)定的時(shí)序讀寫(xiě)數(shù)據(jù)。數(shù)據(jù)傳輸應(yīng)答DTACK信號(hào)線可由圖1所示的延時(shí)電路來(lái)實(shí)現(xiàn)。2.4 中斷信號(hào)線的處理大部分寄存器基VXI模塊不具有申請(qǐng)中斷和響應(yīng)中斷的能力，但為了使VXI機(jī)箱中其它模塊能夠正常申請(qǐng)中斷和響應(yīng)中斷，應(yīng)對(duì)IACK、IACKIN、IACKOUT等中斷響應(yīng)信號(hào)線進(jìn)行必要的處理，可以將IACKIN和IACKOUT在模塊內(nèi)短接，即本模塊

11、從不響應(yīng)中斷，但能夠保證中斷響應(yīng)信號(hào)暢通地在中斷響應(yīng)菊花鏈中傳遞。電路如圖2所示。3 仿真和時(shí)序分析以上電路均在ALTERA公司的MAXPLUSII環(huán)境下設(shè)計(jì)實(shí)現(xiàn)，設(shè)計(jì)完成后，可用兩種方法對(duì)電路進(jìn)行仿真：一種是直接在波形仿真器（Waveform Editor）中繪制輸入波形，另一種是編寫(xiě)向量文件（Vector file），向量文件可以獨(dú)立仿真，也可以在波形仿真器中調(diào)用，從而自動(dòng)生成輸入波形。參照VXI總線時(shí)序給出相關(guān)信號(hào)的輸入時(shí)序，觀察仿真輸出波形，與期望的輸出相比較并反復(fù)修改。圖3是只讀寄存器初始化程序的仿真波形，可以看出，當(dāng)SYSRST由低變高時(shí)，各只讀寄存器初始化為協(xié)議要求的數(shù)值。    仿真后，還應(yīng)使用時(shí)序分析器（Timing Analyzer）來(lái)分析關(guān)鍵路徑的時(shí)序參數(shù)，如果達(dá)不到系統(tǒng)要求，則同親需要修改設(shè)計(jì)。如此循環(huán)返復(fù)，直到電路的邏輯完全正確，時(shí)序達(dá)到設(shè)計(jì)要求。4 管腳分配及程序下載FLEX系列的CPLD支持在線編程，電路調(diào)試時(shí)可