數(shù)電模電筆試題

1、數(shù)電模電筆試題1、 基爾霍夫定理的內(nèi)容是什么？基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中，任何時刻，對任一節(jié)點，所有流出節(jié)點的支路電流的代數(shù)和恒等于零。電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。2、描述反饋電路的概念，列舉他們的應(yīng)用。反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用。電壓負(fù)反饋的特點：電路的輸出電壓趨向于維持恒定

2、。電流負(fù)反饋的特點：電路的輸出電流趨向于維持恒定。3、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、L和C組成有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，

3、這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。2、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。在硬件上，要用OC門來實現(xiàn)，同時在輸出端口加一個上拉電阻，由于不用OC門可能使灌電流過大，而燒壞邏輯門。3、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA2003.11.06上海筆試試題）Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號

4、應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕

5、量。4、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。5、名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAMDRAM：動態(tài)RAMSSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。這一點與異步SR

6、AM不同，異步SRAM的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM同步動態(tài)隨機存儲器6、FPGA和ASIC的概念，他們的區(qū)別。（未知） （在當(dāng)今的電子設(shè)備中集成電路的應(yīng)用已經(jīng)越來越廣泛，幾乎涉及到每一種電子設(shè)備中。集成電路按其實現(xiàn)技術(shù)可以分為2大類：可編程邏輯器件（包括CPLD和FPGA等）和專用集成電路（ASIC）。下面我們分別從這2類集成電路的特點和如何使用這2類集成電路來實現(xiàn)我們的設(shè)計需求來進行比較，以為我們以后的系統(tǒng)設(shè)計提供借鑒。    首先我們以FPGA為代表比較可編程邏輯器件和ASIC，它們

7、最大的區(qū)別就是FPGA在不知道使用者的具體需求之前就已經(jīng)按一定的配置制造好了所有的電路，使用者再根據(jù)自己的設(shè)計需要選用其中的電路來使用，而ASIC是根據(jù)使用者的設(shè)計需求來制造其中的電路。由于以上原因使得這2類集成電路具有如下特點：ASIC由廠家定制，有比較低的單片生產(chǎn)成本，但卻有很高的設(shè)計成本以及緩慢的上市時間；FPGA則具有高度的靈活性，低廉的設(shè)計成本以及適中的器件成本和快速的面世時間。    下面我們分別簡單介紹使用ASIC和FPGA實現(xiàn)某一設(shè)計的的步驟：    要設(shè)計并生產(chǎn)一顆ASIC其流程大致如下：首先是系

8、統(tǒng)設(shè)計，這其中包括設(shè)計好系統(tǒng)的對外接口，系統(tǒng)內(nèi)部大的模塊劃分，內(nèi)部模塊之間的接口確定，系統(tǒng)時鐘的確定等等。然后進行進一步的詳細(xì)設(shè)計，這一步包括各個大模塊內(nèi)部的再次模塊劃分，內(nèi)部小模塊之間的接口確定等。再下一步是進行RTL級編碼，即使用硬件描述語言進行實際的電路的設(shè)計，類似于軟件業(yè)的代碼編寫。RTL級編碼完成后進行RTL級仿真，如果功能正確那么下一步利用綜合工具生成網(wǎng)表和SDF文件然后進行前仿真，如果前仿真沒有問題即可進行布局布線，布局布線完成后再次提取網(wǎng)表和SDF文件，利用布局布線后的網(wǎng)表和SDF文件進行后仿真，如果后仿真也沒有問題即可進行樣片的生產(chǎn)。樣片生產(chǎn)完成后，將樣片焊在調(diào)試電路板上與系

9、統(tǒng)其它硬件和軟件一起調(diào)試驗證如果沒有問題一片ASIC即告成功。    FPGA的設(shè)計過程和ASIC的設(shè)計過程在系統(tǒng)設(shè)計、詳細(xì)設(shè)計和RTL級編碼RTL級仿真階段基本一樣，但是經(jīng)過綜合生成網(wǎng)表后只需進行一次仿真即可，而且如果這次仿真通過即可使用燒錄軟件將設(shè)計輸入FPGA母片中在調(diào)試電路板上進行系統(tǒng)級驗證。    根據(jù)上面的介紹我們可以看出同一個設(shè)計使用FPGA實現(xiàn)比用ASIC實現(xiàn)可以節(jié)省一次后仿真和樣片的生產(chǎn)2個步驟，根據(jù)不同的設(shè)計和工藝廠家這2個步驟通常需要6周或更長時間，如果需要量產(chǎn)那么如果使用ASIC那么第一批量

10、產(chǎn)芯片還需要5周或更長時間。，但如果樣片出錯就至少還需要6周或更長時間，所以從產(chǎn)品的時間成本上來看FPGA具有比較大的優(yōu)勢，它大量用于生產(chǎn)至少可以比ASIC快3個月的時間。這一點對于新產(chǎn)品迅速占領(lǐng)市場是至關(guān)重要的。而且，如果產(chǎn)品需要升級或做一些比較小的調(diào)整，用FPGA實現(xiàn)是很方便的，只要將改動后的代碼重新燒錄進FPGA即可（一般設(shè)備可以保留下載口，這樣甚至可以作到設(shè)備在現(xiàn)場的遠(yuǎn)程在線下載），但如果是ASIC產(chǎn)品則需要重新進行綜合、前后仿真、樣片生產(chǎn)測試和量產(chǎn)，這樣的時間成本遠(yuǎn)大于FPGA產(chǎn)品，對于產(chǎn)品上未成熟時期或市場急需的產(chǎn)品這樣的時間成本，和相應(yīng)造成的人員成本和經(jīng)濟成本往往是不能接受的，而

11、且產(chǎn)品在未大量現(xiàn)場應(yīng)用時一般都會存在缺陷，如果采用ASIC設(shè)計的設(shè)備一旦出現(xiàn)由于ASIC的問題引發(fā)的故障則“用戶很生氣、后果很嚴(yán)重”，因為此時設(shè)備修改起來相當(dāng)麻煩，您需要從新布板、從新設(shè)計、從新驗證、甚至要從新化幾個月的時間等待芯片廠家為您提供與現(xiàn)有ASIC管腳和功能以至協(xié)議完全不一樣的芯片！這還不是最嚴(yán)重的，更要命的是可能您將好不容易攻下的市場永遠(yuǎn)的失去了他還向您索賠！嗚呼哀哉！而且因為ASIC的樣片制造有一次性不返還的NRE費用，根據(jù)使用的不同工藝和設(shè)計規(guī)模大小，從幾萬到數(shù)十萬甚至上百萬美金不等，造成ASIC前期價格非常高，而一旦此顆芯片從技術(shù)到市場任何一個環(huán)節(jié)出現(xiàn)問題，那么我們不僅不能享

12、受到SAIC價格優(yōu)勢帶來的好處，我們還可能為其NRE費用買單，造成使用ASIC實現(xiàn)的成本遠(yuǎn)高于使用FPGA實現(xiàn)的經(jīng)濟成本。當(dāng)然ASIC還是尤其絕對優(yōu)勢的一面，比如當(dāng)事實證明其ASIC相當(dāng)成熟，則其最終單片成本普遍較FPGA產(chǎn)品低一些，而且它的一些應(yīng)用也是FPGA可能永遠(yuǎn)無法實現(xiàn)的，比如用來實現(xiàn)大規(guī)模的CPU、DSP和支持多層協(xié)議的交換芯片等。還有就是為追求小面積而要求非常高的集成度，如手機芯片等。    同時我們通過以上描述容易知道ASIC的一些固有劣勢恰好是FPGA產(chǎn)品的優(yōu)勢所在，比如FPGA從開發(fā)到量產(chǎn)的時間短、可以在不改變設(shè)備硬件的情況下在線升級、

13、可以為大企業(yè)實現(xiàn)個性化設(shè)計、價格適中等，但它也有其固有的缺點，如您不可能期望到系統(tǒng)級的FPGA產(chǎn)品售20RMB/片，也不能相信有廠家為您用FPGA定制您想要的CPU這類的玩笑。    從上面的比較可以看出來FPGA和ASIC各有各的優(yōu)勢在實際應(yīng)用中應(yīng)根據(jù)設(shè)計和產(chǎn)品的定位來選用。但通過和大量應(yīng)用工程師的交流，筆者了解到他們對FPGA產(chǎn)品有一些認(rèn)識誤區(qū)，筆者也在這里討論一下。    首先有些工程師認(rèn)為FPGA產(chǎn)品在穩(wěn)定性上不如ASIC，其實，在實際運行中同樣工藝生產(chǎn)的FPGA和ASIC的物理特征和穩(wěn)定性是沒有什么區(qū)別的

14、。用FPGA開發(fā)的產(chǎn)品對穩(wěn)定性和運行環(huán)境的要求一點也不低，比如許多探測儀器、衛(wèi)星、甚至前不久美國開發(fā)的深海海嘯探測器中都大量的使用了FPGA產(chǎn)品。這些系統(tǒng)對穩(wěn)定性和運行環(huán)境的要求不可謂不高，說明FPGA產(chǎn)品的穩(wěn)定性是可靠性是可以信賴的。其次認(rèn)為ASIC運行的速度要不FPGA更高，其實這個概念沒錯，但這只對頻率非常高的設(shè)計而言，如CPU，在通常應(yīng)用情況下而者沒有區(qū)別，筆者就親眼見過原來上海滬科公司的單板式底成本2。5G SDH設(shè)備板子，上面核心器件幾乎全部是FPGA設(shè)計，指標(biāo)非常完美以至UT斯達康要花大價錢收購它，但后來因為對老大哥華為的威脅太大而被滅了。   &#

15、160;另外由于工藝技術(shù)的發(fā)展，現(xiàn)在FPGA和ASIC有相互融合取長補短的趨勢，混和芯片是新的發(fā)展趨勢。FPGA中內(nèi)嵌豐富的通用電路，如CPU、RAM、PCI接口電路等等這樣在提高了FPGA集成度的同時進一步加快了設(shè)計進度，同時減少了系統(tǒng)廠家的外圍成本。    總之FPGA和ASIC產(chǎn)品的使用要根據(jù)產(chǎn)品的定位和設(shè)計需要來選用，ASIC產(chǎn)品適用于設(shè)計規(guī)模特別大，如CPU、DSP或多層交換芯片等，或者是應(yīng)用于技術(shù)非常成熟且利潤率非常低的產(chǎn)品，如家用電器和其它消費類電器，亦或是大量應(yīng)用的通用器件如RAM、PHY等。而FPGA產(chǎn)品適用于設(shè)計規(guī)模適中，產(chǎn)品要求快速

16、占領(lǐng)市場，或產(chǎn)品需要靈活變動的特性設(shè)計等方面的產(chǎn)品，如PDH、2.5G以下SDH設(shè)備和大部分的接口轉(zhuǎn)換芯片等。當(dāng)然具體使用那種產(chǎn)品來設(shè)計還要設(shè)計者充分考慮自己的產(chǎn)品定位來決定。）答案：FPGA是可編程ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。7、什么叫做OTP片、掩膜片，兩者的區(qū)別何在

17、？OTP means one time program，一次性編程MTP means multi time program，多次性編程OTP（One Time Program）是MCU的一種存儲器類型MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。MASKROM的MCU價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應(yīng)用場合；FALSHROM的MCU程序可以反復(fù)擦寫，靈活性很強，但價格較高，適合對價格不敏感的應(yīng)用場合或做開發(fā)用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的

18、應(yīng)用場合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。8、單片機上電后沒有運轉(zhuǎn)，首先要檢查什么？首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。接下來就是檢查復(fù)位引腳電壓是否正常。分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波器探頭的“X10”檔。另一個辦法是測量復(fù)位狀態(tài)下的IO口電平，按住復(fù)位鍵不放，然后測量IO口（沒接外部上拉的P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。另外還要注意的地方是，如果使用片內(nèi)ROM的話（

19、大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴ROM的了），一定要將EA引腳拉高，否則會出現(xiàn)程序亂跑的情況。有時用仿真器可以，而燒入片子不行，往往是因為EA引腳沒拉高的緣故（當(dāng)然，晶振沒起振也是原因只一）。經(jīng)過上面幾點的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導(dǎo)致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，3.3

20、V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進入亞 穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平 上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。（南

21、山之橋） 一、特點：C$m& q(%z qGuest   同步復(fù)位：顧名思義，同步復(fù)位就是指復(fù)位信號只有在時鐘上升沿到來時，才能有效。否則，無法完成對系統(tǒng)的復(fù)位工作。用Verilog描述如下：8!V x Z s hGuest            always (posedge clk) begin.BL C j a;f q eGuest          &

22、#160;       if (!Rst_n)F G,i z&!aGuest                    .EDA中國門戶網(wǎng)站 f;l9e M r'g gG            endEDA中國門戶網(wǎng)站9o2_2

23、T"F;R w   異步復(fù)位：它是指無論時鐘沿是否到來，只要復(fù)位信號有效，就對系統(tǒng)進行復(fù)位。用Verilog描述如下：EDA中國門戶網(wǎng)站.V4Q Y/j L            always (posedge clk,negedge Rst_n) beginEDA中國門戶網(wǎng)站 ? u P r z             

24、60;     if (!Rst_n)E$P _ H'M.W$WGuest                      .j k P e;J5Guest            endEDA中國門戶網(wǎng)站9K ? k1z Q h G b2

25、K二、各自的優(yōu)缺點：%v _ K1D-W;J7i8Guest    1、總的來說，同步復(fù)位的優(yōu)點大概有3條： l X%30b9b aGuest       a、有利于仿真器的仿真。g3*o!U ;M M$oGuest       b、可以使所設(shè)計的系統(tǒng)成為100%的同步時序電路，這便大大有利于時序分析，而且綜合出來的fmax一般較高。0Y9H,m)Guest       c、因為他只有在

26、時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。EDA中國門戶網(wǎng)站 n w d U G P.w k5k       他的缺點也有不少，主要有以下幾條：(M B2q' c i X&C R FGuest       a、復(fù)位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復(fù)位任務(wù)。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復(fù)位延時等因素。V s3t z$e r Guest     &

27、#160; b、由于大多數(shù)的邏輯器件的目標(biāo)庫內(nèi)的DFF都只有異步復(fù)位端口，所以，倘若采用同步復(fù)位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。EDA中國門戶網(wǎng)站 d5g$ U4Q R    2、對于異步復(fù)位來說，他的優(yōu)點也有三條，都是相對應(yīng)的：EDA中國門戶網(wǎng)站4y&z y9p t :(m(t z       a、大多數(shù)目標(biāo)器件庫的dff都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)省資源。u K Q%o1M A5s6 H Guest   

28、    b、設(shè)計相對簡單。w!X,s p n9A05T GGuest       c、異步復(fù)位信號識別方便，而且可以很方便的使用FPGA的全局復(fù)位端口GSR。e'X O3a a L WGuest       缺點：EDA中國門戶網(wǎng)站 _ V#X V O W O       a、在復(fù)位信號釋放(release)的時候容易出現(xiàn)問題。具體就是說：倘若復(fù)位釋放時恰恰在時鐘有效沿附近，就很

29、容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導(dǎo)致亞穩(wěn)態(tài)。EDA中國門戶網(wǎng)站%N!Q d2Z WK D-J       b、復(fù)位信號容易受到毛刺的影響。EDA中國門戶網(wǎng)站 s,sG U Q(a":C m#A a e三、總結(jié)：EDA中國門戶網(wǎng)站#e M'rs*z s    所以說，一般都推薦使用異步復(fù)位，同步釋放的方式，而且復(fù)位信號低電平有效。這樣就可以兩全其美了。在可編程芯片的內(nèi)部，信號傳輸時需要時間的，即異步復(fù)位信號rst到達寄存器A和寄存器B的時間存在詫異，而時鐘信號因為有專用的線路不受影響；寄存

30、器A B受到同步復(fù)位信號rst_syn時必須在時鐘沿處采發(fā)生變化，這樣對系統(tǒng)不會造成危害；而受到異步復(fù)位rst時，寄存器A B的輸出馬上發(fā)生改變，因為異步復(fù)位信號rst到達寄存器A和寄存器B的時間存在詫異所以A B的輸出也不是同時變化的，更重要的是他們不再時鐘沿上變化，這樣后續(xù)邏輯可能會收到錯誤的結(jié)果，從而造成系統(tǒng)不穩(wěn)定；總之，在同步設(shè)計中盡量不要使用異步邏輯；13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋） 答：兩種典型的狀態(tài)機是摩爾（Moore）狀態(tài)機和米立（Mealy）狀態(tài)機。摩爾有限狀態(tài)機輸出只與當(dāng)前狀態(tài)有關(guān)，與輸入信號的當(dāng)前值無關(guān)，是嚴(yán)格的現(xiàn)態(tài)函數(shù)。在時鐘脈沖的有效邊沿作

31、用后的有限個門延后，輸出達到穩(wěn)定值。即使在時鐘周期內(nèi)輸入信號發(fā)生變化，輸出也會保持穩(wěn)定不變。從時序上看，Moore狀態(tài)機屬于同步輸出狀態(tài)機。Moore有限狀態(tài)機最重要的特點就是將輸入與輸出信號隔離開來。Mealy狀態(tài)機的輸出是現(xiàn)態(tài)和所有輸入的函數(shù)，隨輸入變化而隨時發(fā)生變化。從時序上看，Mealy狀態(tài)機屬于異步輸出狀態(tài)機，它不依賴于時鐘。14、多時域設(shè)計中,如何處理信號跨時域。（南山之橋） 不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM

32、，握手信號等。    跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因為格雷碼每次只變一位，相當(dāng)于每次只有一個同步器

33、在起作用，這樣可以降低出錯概率，象異步FIFO的設(shè)計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。我們可以在跨越Clock Domain時加上一個低電平使能的Lockup Latch以確保Timing能正確無誤。15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） Delay < period - setup hold 16、時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿

34、足什么條件。 17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決 定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題） 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 2003.11.06 上海筆試試題） 動態(tài)時序驗證是在驗證功能的同時驗證時序，需要輸入向量作為激勵。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長，驗證所需時間占到整個設(shè)計周期的50，且這種方法難以保證足夠的覆蓋率，因而對片上系統(tǒng)芯片設(shè)計已成為設(shè)計流程的瓶頸，所以必須有更有效的時序驗證技術(shù)取代之。動態(tài)時序仿真的優(yōu)點是比較精確，而且同

35、后者相比較，它適用于更多的設(shè)計類型。但是它也存在著比較明顯的缺點：首先是分析的速度比較慢；其次是它需要使用輸入矢量，這使得它在分析的過程中有可能會遺漏一些關(guān)鍵路徑(critical paths)，因為輸入矢量未必是對所有相關(guān)的路徑都敏感的。 靜態(tài)時序分析技術(shù)是一種窮盡分析方法，用以衡量電路性能。它提取整個電路的所有時序路徑，通過計算信號沿在路徑上的延遲傳播找出違背時序約束的錯誤，主要是檢查建立時間和保持時間是否滿足要求，而它們又分別通過對最大路徑延遲和最小路徑延遲的分析得到。靜態(tài)時序分析的方法不依賴于激勵，且可以窮盡所有路徑，運行速度很快，占用內(nèi)存很少。它完全克服了動態(tài)時序驗證的缺陷，適合進行

36、超大規(guī)模的片上系統(tǒng)電路的驗證，可以節(jié)省多達20的設(shè)計時間。因此，靜態(tài)時序分析器在功能和性能上滿足了全片分析的目的。19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛VIA 2003.11.06） 關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。（需要改進的代碼： 改進后的：always(a,late_data,c,d,sl) always(a,late_data,c,d,sl)begin begin out=1b0; out_temp=0; if(sl0) out=a; if(sl0) out_temp=a; if(sl1) ou

37、t=late_data; if(!sl2) out_temp=c; if(!sl2) out=c; if(sl3) out_temp=d; if(sl3) out=d; if(sl1=1b0)&&end (sl2=1b1)&&(sl3=1b0) out=late_data; else out=out_temp; end23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schematic,layout and its cross section

38、with P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS

39、 and NMOS and explain? 26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 和載流子有關(guān)，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等。27、用mos管搭出一個二輸入與非門。（揚智電子筆試） <數(shù)字電子技術(shù)基礎(chǔ)>49頁28、please draw the transistor level schematic of a cmos 2 input AND gate and expla

40、in which input has faster response for output rising edge.(less delay time)。29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆 試） 30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題） 31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試） 32、畫出Y="A"*B+C的cmos電路圖。（科廣試題） 33、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試

41、） 34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y="A"*B+C(D+E)。（仕蘭微電子） 35、利用4選1實現(xiàn)F(x,y,z)=xz+yz。（未知） 36、給一個表達式f="xxxx"+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化 簡）。 38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什 么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用與非門等設(shè)計全加法器。（華為） 42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F

42、（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 43、用波形表示D觸發(fā)器的功能。（揚智電子筆試） 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試） 45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛） 47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 49、簡述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 51、latch

43、與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。 （南山之橋） 52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為） 53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？ 56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage.

44、（未知） 57、用D觸發(fā)器做個4進制的計數(shù)。（華為） 58、實現(xiàn)N位Johnson Counter,N="5"。（南山之橋） 59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL，如設(shè)計計數(shù)器。（未知） 61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 62、寫異步D觸發(fā)器的verilog module。（揚智電子筆試） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; ou

45、tput 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out <= 0; else o

46、ut <= in; assign in = out; assign clk_o = out; endmodule 64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知） 67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知） 68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這

47、個狀態(tài)機畫的實在比較差，很容易誤解 的）。（威盛VIA 2003.11.06 上海筆試試題） 69、描述一個交通信號燈的設(shè)計。（仕蘭微電子） 70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試） 71、設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢 數(shù)。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計 的要求。（未知） 72、設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計 工程中可

48、使用的工具及設(shè)計大致過程。（未知） 73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛） 74、用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（未知） 75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦大唐 筆試） 76、用verilog/vhdl寫一個fifo控制器(

49、包括空，滿，半滿信號)。（飛利浦大唐筆試） 77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y="lnx"，其中，x 為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假 設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微 電子） 78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖9 14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫 度，增大電容存儲

50、容量）（Infineon筆試） 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題 circuit design-beijing-03.11.09） 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System US

51、B: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 壓控振蕩器的英文縮寫(VCO)。 動態(tài)隨機存儲器的英文縮寫(DRAM)。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散 傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 1、在本征半導(dǎo)體中，自由電子和空穴總是_，當(dāng)溫度升高時，本

52、征載流子濃度_。2、在PN結(jié)形成過程中，載流子存在兩種運動形式，即_ 和_。3、放大電路靜態(tài)工作點隨溫度變化，是由于三極管的參數(shù)_ _ _隨溫度變化引起 的。4、在電源電路中，常用的三種整流方式？5、什么叫交越失真？產(chǎn)生的原因是什么？6、功率放大電路按靜態(tài)Q點設(shè)置不同分為_ _ _三種工作狀態(tài)。7、理想集成運放開環(huán)電壓放大倍數(shù)Aud=_，輸入電阻Rid=_，輸出電阻Rod=_， 共模抑制比Kcmr=_，開環(huán)帶寬BW=_。8、場效應(yīng)管是通過改變_來改變漏極電流的，所以是一個_控制的_器件。9、已知一個電感三點式振蕩器的L1，L2，M，C，則震蕩頻率f0=_。10、某LC振蕩器的震蕩頻率在5010

53、00HZ之間，通過電容來調(diào)節(jié)，由此可知電容C的最大 值是最小值的_倍。1、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。 a) 什么是Setup 和Holdup時間？ Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸 發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿 （如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time. 如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時 鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。 如

54、果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 b) 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？ c) 請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？ d) 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？ e) 什么是同步邏輯和異步邏輯？ f) 請畫出微機接口電路中，典型的輸入設(shè)備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接 口、所存器/緩沖器）。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 2、 可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器

55、邏輯。3、 設(shè)想你將設(shè)計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設(shè)計（包 括原理圖和PCB圖）到調(diào)試出樣機的整個過程。在各環(huán)節(jié)應(yīng)注意哪些問題？ 1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。2、你認(rèn)為你從事研發(fā)工作有哪些特點？3、基爾霍夫定理的內(nèi)容是什么？4、描述你對集成電路設(shè)計流程的認(rèn)識。5、描述你對集成電路工藝的認(rèn)識。6、你知道的集成電路設(shè)計的表達方式有哪幾種？7、描述一個交通信號燈的設(shè)計。8、我們將研發(fā)人員分為若干研究方

56、向，對協(xié)議和算法理解（主要應(yīng)用在網(wǎng)絡(luò)通信、圖象語音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、DSP編程實現(xiàn)電路功能、用ASIC設(shè)計技術(shù)設(shè)計電路（包括MCU、DSP本身）、電路功能模塊設(shè)計（包括模擬電路和數(shù)字電路）、集成電路后端設(shè)計（主要是指綜合及自動布局布線技術(shù)）、集成電路設(shè)計與工藝接口的研究。你希望從事哪方面的研究？（可以選擇多個方向。另外，已經(jīng)從事過相關(guān)研發(fā)的人員可以詳細(xì)描述你的研發(fā)經(jīng)歷）。第二部分：專業(yè)篇（根據(jù)你選擇的方向回答以下你認(rèn)為相關(guān)的專業(yè)篇的問題。一般情況下你只需要回答五道題以上，但請盡可能多回答你所知道的，以便我們了解你的知識結(jié)構(gòu)及技術(shù)特點。）1、請談?wù)剬σ粋€系統(tǒng)設(shè)計的總體思路

57、。針對這個思路，你覺得應(yīng)該具備哪些方面的知識？2、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。3、簡單描述一個單片機系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡述單片機應(yīng)用系統(tǒng)的設(shè)計原則。4、請用方框圖描述一個你熟悉的實用數(shù)字信號處理系統(tǒng)，并做簡要的分析；如果沒有，也可以自己設(shè)計一個簡單的數(shù)字信號處理系統(tǒng)，并描述其功能及用途。5、畫出8031與2716（2K*8ROM）的連線圖，要求采用三

58、-八譯碼器，8031的P2.5,P2.4和P2.3參加譯碼，基本地址范圍為3000H-3FFFH。該2716有沒有重疊地址？根據(jù)是什么？若有，則寫出每片2716的重疊地址范圍。6、用8051設(shè)計一個帶一個8*16鍵盤加驅(qū)動八個數(shù)碼管（共陽）的原理圖。7、PCI總線的含義是什么？PCI總線的主要特點是什么？8、請簡要描述HUFFMAN編碼的基本原理及其基本的實現(xiàn)方法。9、說出OSI七層網(wǎng)絡(luò)協(xié)議中的四層（任意四層）。10、中斷的概念？簡述中斷的過程。11、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。12、要用一個開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動機的轉(zhuǎn)速，程序由8051完成。簡單原理如下：由P3.4輸出脈沖的占空比來控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快；而占空比由K7-K0八個開關(guān)來設(shè)置，直接與P1口相連（開關(guān)撥到下方時為"0"，撥到上方時為"1"，組成一個八位二進制數(shù)N），要求占空比為 N/256。下面程序用計數(shù)法來實現(xiàn)這一功能，請將空余部分添完整。 MOV P1，#0FFH LOOP1 ：MOV R4，#0FFH - MOV R3，#00H LOOP2 ：MOV A，P1 - SUBB A，R