集成電路CAD第一章概述

1、集成電路集成電路CAD東南大學(xué) 李冰參考資料參考資料 1.電子電路的計(jì)算機(jī)輔助分析與設(shè)計(jì)發(fā)展 汪蕙，王志華等 清華大學(xué)出版社。 2.電子系統(tǒng)及專用集成電路CAD技術(shù) 李玉山等 西安電子科技大學(xué)出版社。 3.模擬電路的計(jì)算機(jī)分析與設(shè)計(jì)PSPICE程序應(yīng)用 高文煥，汪蕙等 清華大學(xué)出版社。 4.VHDL簡(jiǎn)明教程 喬長(zhǎng)閣等譯 清華大學(xué)出版社。 5.Tanner Pro集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo) 廖裕評(píng)、陸瑞強(qiáng)編著，科學(xué)出版社 第一章 概述 * 集成電路的發(fā)展 * 電子設(shè)計(jì)自動(dòng)化的發(fā)展 * 各種設(shè)計(jì)工具的發(fā)展 * 設(shè)計(jì)方法的發(fā)展 本課程主要內(nèi)容：電路分析，邏輯模擬，版圖設(shè)計(jì)，工藝模擬。 集成電路是半導(dǎo)

2、體微電子學(xué)的一分子，微電子學(xué)從屬固體電子學(xué)。20世紀(jì)初，人們就知道半導(dǎo)體這種物質(zhì)（礦石檢波器）1930，氧化銅整流器（晶體二極管）1948，點(diǎn)接觸三極管1949，建立P-N結(jié)理論1951，合金結(jié)制出了結(jié)型三極管1958，第一塊IC發(fā)明1965，DTL40多年來(lái)，IC經(jīng)歷了 小規(guī)模集成 SSI 幾個(gè) 中規(guī)模集成 MSI 幾十個(gè) 大規(guī)模集成 LSI 幾百個(gè)二千多個(gè) 超大規(guī)模集成 VLSI 千萬(wàn) 特大規(guī)模集成 ULSI 百萬(wàn)個(gè)(108)1.集成電路的發(fā)展 1、發(fā)展動(dòng)力 2、發(fā)展方向 3、本世紀(jì)初微電子技術(shù)的展望1、發(fā)展動(dòng)力 世界的信息化加速了微電子技術(shù)的發(fā)展世界的信息化加速了微電子技術(shù)的發(fā)展 隨著信

3、息的多媒體、網(wǎng)絡(luò)化、個(gè)體化，計(jì)算機(jī)、隨著信息的多媒體、網(wǎng)絡(luò)化、個(gè)體化，計(jì)算機(jī)、通信和消費(fèi)電子融為一體，人們要求更快的存通信和消費(fèi)電子融為一體，人們要求更快的存貯處理速度、通信傳輸，更大量的存貯數(shù)據(jù)。貯處理速度、通信傳輸，更大量的存貯數(shù)據(jù)。（運(yùn)算、存貯、通信速度）（運(yùn)算、存貯、通信速度）“3G” “3T”3G” “3T” 信息產(chǎn)業(yè)值占國(guó)民經(jīng)濟(jì)總值的信息產(chǎn)業(yè)值占國(guó)民經(jīng)濟(jì)總值的40%60%40%60% 如果以單位質(zhì)量的如果以單位質(zhì)量的“鋼鋼”對(duì)國(guó)民生產(chǎn)總值的貢對(duì)國(guó)民生產(chǎn)總值的貢獻(xiàn)為獻(xiàn)為1來(lái)計(jì)算，則小轎車為來(lái)計(jì)算，則小轎車為5，彩電為，彩電為30，計(jì)算，計(jì)算機(jī)為機(jī)為1000，而集成電路則高達(dá)，而集成電

4、路則高達(dá)20002、發(fā)展方向 亞0.1微米（納米）技術(shù)：低功耗、高速度、高集成度 系統(tǒng)的芯片集成（SOC） ICIS3、本世紀(jì)初微電子技術(shù)的展望 納米電子學(xué)的單元子存貯技術(shù) MEMS也被認(rèn)為是21世紀(jì)的革命性技術(shù) 第二代半導(dǎo)體材料是化合物半導(dǎo)體（SiC,GaAs） 第三代半導(dǎo)體材料（寬禁帶）GeSi異質(zhì)結(jié)器件，高頻率、大功率 半導(dǎo)體的封裝和組裝技術(shù)的發(fā)展使（MCM）多芯片模塊有很大發(fā)展 生物工程、基因工程的發(fā)展不可能代替微電子學(xué)的發(fā)展 2.電子設(shè)計(jì)自動(dòng)化 順應(yīng)集成電路發(fā)展的要求，集成電路CAD，確切的說(shuō)是整個(gè)電子設(shè)計(jì)自動(dòng)化必須要有大的發(fā)展。 EDA的發(fā)展是以CAD為基礎(chǔ)的 隨著集成電路與計(jì)算機(jī)

5、的迅速發(fā)展，以CAD為基礎(chǔ)的EDA技術(shù)已滲透到電子系統(tǒng)和專用集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié)。 一個(gè)能完成較復(fù)雜的VLSI設(shè)計(jì)的EDA系統(tǒng)一般包括1020個(gè)CAD工具本節(jié)的內(nèi)容 一、集成電路CAD的發(fā)展 二、設(shè)計(jì)中的新技術(shù) 三、Tanner pro CAD工具包 四、Cadence簡(jiǎn)介 五、SOC的設(shè)計(jì)方法 六、可測(cè)性和可靠性一、集成電路CAD的發(fā)展 第一代：20世紀(jì)70年代以Applicon, Calma, CV為代表的版圖設(shè)計(jì)工具（版圖編輯+DRC）,PC上的代表是Tanner L_Edit； 第二代： 20世紀(jì)80年代以Mentor, Daisy, Valid為代表的仿真和自動(dòng)布線CAD系統(tǒng)，從原

6、理圖輸入、模擬、分析、到自動(dòng)布圖及驗(yàn)證； 第三代： 20世紀(jì)90年代以Cadence, Synopsys，Avanti等為代表的高級(jí)語(yǔ)言描述的ESDA系統(tǒng)，包括有系統(tǒng)級(jí)的設(shè)計(jì)工具，使仿真、綜合等高度自動(dòng)化； 第四代：正在研制面向VDSM + System-On-a-Chip的新一代CAD系統(tǒng)，正逆向設(shè)計(jì)相結(jié)合的設(shè)計(jì)集成系統(tǒng)（DI- design integrated）。代表產(chǎn)品 1、全線產(chǎn)品 PC：Tanner pro；Workstation：Cadence 2、專用產(chǎn)品 Analog：Spice(H-spice、P-spice) Digital&Logic：Modelsim Proc

7、ess：Suprem Device&Electrical：Medici教育CAD市場(chǎng) 代表產(chǎn)品 Synopsys Viewlogic(Workview office)產(chǎn)品平臺(tái) 代表產(chǎn)品 Workstation： Cadence, synopsys PC：Tanner pro, Workview office Both：Hspice人工設(shè)計(jì)和CAD 人工設(shè)計(jì)的周期以人年為單位 人工設(shè)計(jì)著重局部?jī)?yōu)化 計(jì)算機(jī)CAD著重全局優(yōu)化 現(xiàn)在普遍采用人機(jī)交互式設(shè)計(jì)方式VLSI設(shè)計(jì)思想 分層分級(jí) 每層、級(jí)間均有嚴(yán)格的接口定義VLSI的主要設(shè)計(jì)方法 自底向上（Bottom_Up） 自頂向下（Top_Dow

8、n） 兩種設(shè)計(jì)方法均體現(xiàn)了VLSI的設(shè)計(jì)思想； 實(shí)際上VLSI由LSI組成，LSI由MSL組成 ，MSL由LSL組成； 復(fù)雜電路總可以分解為較簡(jiǎn)單的電路。 自頂向下（Top-Down）設(shè)計(jì)-層次性設(shè)計(jì) 系統(tǒng)級(jí) 算法 寄存器級(jí) 有限狀態(tài)機(jī) 門級(jí) 布爾方程 網(wǎng)表 連接關(guān)系 版圖 器件布局二、設(shè)計(jì)中的新技術(shù) 1、Frame work 2、并行工程 3、邏輯綜合優(yōu)化1、Frame work 框架結(jié)構(gòu)是一種規(guī)范（協(xié)議） 目前各CAD廠商共同遵守由國(guó)際CAD框架協(xié)會(huì)（CFI-CAD Framework Initiative）制定的框架標(biāo)準(zhǔn)，各CAD廠商都是建立一個(gè)符合CFI標(biāo)準(zhǔn)的開(kāi)放式框架結(jié)構(gòu)。 電路級(jí)規(guī)

9、范：EDIF 版圖級(jí)規(guī)范：CIF 規(guī)范實(shí)現(xiàn)了繼承和共享EDIF（Electronic Design Interchanged Format） 現(xiàn)在的CAD工具在電路設(shè)計(jì)完成以后，可以生成EDIF網(wǎng)表。 EDIF在電路圖繪制，電路的行為及結(jié)構(gòu)文本描述、邏輯描述、PCB設(shè)計(jì)、ASIC版圖設(shè)計(jì)和其它分析綜合工具之間建立起一個(gè)公共的標(biāo)準(zhǔn)，即一個(gè)共同確認(rèn)的橋梁和媒介，而且這個(gè)橋梁是雙向的。 EDIF以ASC字符為基礎(chǔ)，是一種公開(kāi)的非專有的互換格式，可向上兼容，不同設(shè)計(jì)系統(tǒng)的設(shè)計(jì)數(shù)據(jù)可以通過(guò)EDIF格式互相轉(zhuǎn)換。 CIF，加州理工中介格式（Caltech Intermediate Format ） CIF

10、語(yǔ)言以ASC字符為基礎(chǔ)，是一種由字符組成的可讀文件。 CIF采用的是層次式結(jié)構(gòu)的圖形描述，基本的描述功能以命令形式出現(xiàn)。 命令的內(nèi)容包括矩形、多邊形、圓形、線條；圖形符號(hào)定義開(kāi)始、結(jié)束、圖形符號(hào)調(diào)用、刪除；掩膜層說(shuō)明、結(jié)束、注釋等等。 設(shè)計(jì)師容易閱讀、修改、組合和跟蹤。通過(guò)反復(fù)循環(huán)調(diào)用這些圖形符號(hào)，可以完整的描述一個(gè)復(fù)雜的VLSI電路版圖。 設(shè)計(jì)師根據(jù)IC生產(chǎn)廠家提供的設(shè)計(jì)參數(shù)和設(shè)計(jì)規(guī)則芯片版圖按照CIF格式將設(shè)計(jì)結(jié)果送到IC生產(chǎn)線上加工投片。2、并行工程 在Framework的支持下，實(shí)現(xiàn)項(xiàng)目的并行設(shè)計(jì)和開(kāi)發(fā)模式。 并行工程和Top_Down是現(xiàn)代集成電路設(shè)計(jì)的兩大特征。3、邏輯綜合優(yōu)化 邏

11、輯綜合接受文本輸入方式，包括優(yōu)先狀態(tài)機(jī)描述、布爾方程式、真值表、EDIF格式網(wǎng)表以及原理圖的交互圖形輸入方式。 邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計(jì)自動(dòng)翻譯成幾級(jí)邏輯電路描述，使設(shè)計(jì)與工藝相對(duì)獨(dú)立。 優(yōu)化則是對(duì)于上述綜合生成的網(wǎng)表 。 指標(biāo)和約束條件：面積，時(shí)延。三、Tanner pro CAD工具包 集成電路版圖編輯器L-Edit(Layout-Editor)在國(guó)內(nèi)已具有很高的知名度。 Tanner EDA Tools 也是在L-Edit的基礎(chǔ)上建立起來(lái)的。 整個(gè)設(shè)計(jì)工具總體上可以歸納為電路設(shè)計(jì)級(jí)和版圖設(shè)計(jì)級(jí)兩大部分。 即以S-Edit為核心的集成電路設(shè)計(jì)、模擬、驗(yàn)證模塊和以L-Edit為核心

12、的集成電路版圖編輯與自動(dòng)布圖布線模塊。 電路設(shè)計(jì)級(jí)包括電路圖編輯器S-Edit、電路模擬器T-Spice和高級(jí)模型軟件、波形編輯器W-Edit、NetTran網(wǎng)表轉(zhuǎn)換器、門電路模擬器GateSim,以及工藝映射庫(kù)、符合庫(kù)SchemLib、Spice元件庫(kù)等軟件包，構(gòu)成一個(gè)完整的集成電路設(shè)計(jì)、模擬、驗(yàn)證體系，每個(gè)模塊互相關(guān)聯(lián)又相對(duì)獨(dú)立，其中S-Edit可以把設(shè)計(jì)的電路圖轉(zhuǎn)換成SPICE,VHDL，EDIF和TPR等網(wǎng)表文件輸出，提供模擬或自動(dòng)布圖布線。 版圖設(shè)計(jì)級(jí)包括集成電路版圖編輯器L-Edit和用于版圖檢查的網(wǎng)表比較器LVS等模塊。 L-Edit本身又嵌入設(shè)計(jì)規(guī)則檢查DRC、提供用戶二次開(kāi)發(fā)

13、用的編輯界面UPI、標(biāo)準(zhǔn)版圖單元庫(kù)及自動(dòng)布圖布線 SPR、器件剖面觀察器 Cross Section Viewer)版圖的SPICE網(wǎng)表和版圖參數(shù)提取器Extract(LPE)等。 網(wǎng)表比較器LVS則用于把由L-Edit生成的版圖反向提取的SPC網(wǎng)表和由S-Edit設(shè)計(jì)的邏輯電路圖輸出的SPC網(wǎng)表進(jìn)行比較實(shí)現(xiàn)版圖檢查、對(duì)照分析。 L-Edit除了擁有自已的中間圖形數(shù)據(jù)格式(TDB格式)外，還提供了兩種最常用的集成電路版圖數(shù)據(jù)傳遞格式(CIF格式和GDSII格式)的輸入、輸出功能，可以非常方便地在不同的集成電路設(shè)計(jì)軟件之間交換圖形數(shù)據(jù)文件或把圖形數(shù)據(jù)文件傳遞給光掩模制造系統(tǒng)。Tanner集成電路

14、設(shè)計(jì)中的各種CAD工具 Tanner Pro是一套集成電路設(shè)計(jì)軟件，包括SEdit，TSpice，W-Edit,L-Edit與LVS。缺少NetTran和GateSim。軟件功能S-Edit編輯電路圖T-Spice電路分析與模擬W-Edit顯示T-Spice模擬結(jié)果L-Edit編輯布局圖、自動(dòng)配置與布線、設(shè)計(jì)規(guī)則檢查、截面觀察、電路轉(zhuǎn)化LVS電路圖與布圖結(jié)果對(duì)比Tanner Pro的設(shè)計(jì)流程 首先用S-Edit編輯要設(shè)計(jì)電路的電路圖，再將該電路圖輸出成SPICE文件。接著利用T-Spice將電路圖模擬并輸出成SPICE文件，如果模擬結(jié)果有錯(cuò)誤，再回S-Edit檢查電路圖，如果T-Spice模擬

15、結(jié)果無(wú)誤，則以L-Edit進(jìn)行布局圖設(shè)計(jì)。用L-Edit進(jìn)行布局圖設(shè)計(jì)后要以DRC功能做設(shè)計(jì)規(guī)則檢查，若違反設(shè)計(jì)規(guī)則，再將布局圖進(jìn)行修改直到設(shè)計(jì)規(guī)則檢查無(wú)誤為止。將驗(yàn)證過(guò)的布局圖轉(zhuǎn)化成SPICE文件，再利用T-Spice模擬，若有錯(cuò)誤，再回到L-Edit修改布局圖。最后利用LVS將電路圖輸出的SPICE文件與布局圖轉(zhuǎn)化的SPICE文件進(jìn)行對(duì)比，若對(duì)比結(jié)果不相等，則回去修正L-Edit或S-Edit的圖。直到驗(yàn)證無(wú)誤后，將L-Edit設(shè)計(jì)好的布局圖輸出成GDSII文件類型，再交由工廠去制作半導(dǎo)體過(guò)程中需要的的光罩。符合全定制電路的設(shè)計(jì)流程四、Cadence簡(jiǎn)介 Cadence是一個(gè)大型的CAD軟

16、件 ,與Synopsys的結(jié)合可以說(shuō)是EDA設(shè)計(jì)領(lǐng)域的黃金搭檔。 Cadence包括：Verilog HDL仿真工具Verilog-xl, 電路圖設(shè)計(jì)工具Composer,電路模擬工具Analog Artist,版圖設(shè)計(jì)工具Virtuoso Layout Editor,版圖驗(yàn)證工具Dracula和Diva以及自動(dòng)布局布線工具Preview和Silicon Ensemble。 ASIC的設(shè)計(jì)流程圖1 ASIC的設(shè)計(jì)流程圖2 ASIC的設(shè)計(jì)流程圖33.VLSI CAD的軟件內(nèi)容 各階段均有不同的CAD軟件。 邏輯設(shè)計(jì)階段：邏輯綜合、邏輯模擬、邏輯圖的自動(dòng)輸入； 電路設(shè)計(jì)階段：電路分析、時(shí)域分析；

17、版圖設(shè)計(jì)階段：邏輯劃分、自動(dòng)布局布線； 工藝設(shè)計(jì)階段：工藝模擬、器件分析。VLSI設(shè)計(jì)流程 一、邏輯設(shè)計(jì)階段 1、邏輯處理 將所要實(shí)現(xiàn)的數(shù)字系統(tǒng)中的組合邏輯部分最小化為兩種網(wǎng)絡(luò)表示，即“與非”和“或非” ； 將所要實(shí)現(xiàn)的數(shù)字系統(tǒng)用一些“宏結(jié)構(gòu)”經(jīng)過(guò)連接來(lái)實(shí)現(xiàn)； 將高層次的系統(tǒng)描述逐步的轉(zhuǎn)換成與實(shí)現(xiàn)技術(shù)相關(guān)的硬件。這種方法就是將數(shù)字系統(tǒng)看作一個(gè)功能部件圖。 2、邏輯模擬 邏輯模擬主要有兩個(gè)目的，一是驗(yàn)證邏輯設(shè)計(jì)的正確性；二是進(jìn)行故障模擬，產(chǎn)生故障診斷的測(cè)試碼。 邏輯模擬大至可分為門級(jí)、功能級(jí)、寄存器級(jí)三類。 Synopsys CAD工程 Synopsys CAD工具提供一套高層次的設(shè)計(jì)手段，它百

18、份百的支持IEEE-1076VHDL標(biāo)準(zhǔn) ，可以將設(shè)計(jì)轉(zhuǎn)換成指定工藝的門級(jí)電路，從而縮短了設(shè)計(jì)周期。 Synopsys 的CAD工具包括三個(gè)方面的功能： A、VHDL系統(tǒng)仿真：采用VHDL System Simulator在系統(tǒng)行為級(jí)、寄存器級(jí)和門級(jí)描述并驗(yàn)證電子系統(tǒng)設(shè)計(jì)。 B、VHDL綜合與優(yōu)化：采用VHDL Compiler將設(shè)計(jì)自動(dòng)翻譯成門級(jí)電路，再采用Design Compiler對(duì)設(shè)計(jì)進(jìn)行優(yōu)化。 C、測(cè)試：用Test Compiler實(shí)現(xiàn)電路的可測(cè)性設(shè)計(jì)并自動(dòng)生成測(cè)試矢量。 二、電路分析 電路分析的目的是確定電路性能（如直流特性電路分析的目的是確定電路性能（如直流特性、開(kāi)關(guān)特性等）的

19、電路結(jié)構(gòu)和元件參數(shù)。同時(shí)還開(kāi)關(guān)特性等）的電路結(jié)構(gòu)和元件參數(shù)。同時(shí)還應(yīng)考慮由于環(huán)境變化，制造工藝偏差所引起的應(yīng)考慮由于環(huán)境變化，制造工藝偏差所引起的性能變化。電路分析是根據(jù)預(yù)先所設(shè)計(jì)的電路性能變化。電路分析是根據(jù)預(yù)先所設(shè)計(jì)的電路給定的元件參數(shù)，進(jìn)行性能模擬和分析，并給給定的元件參數(shù)，進(jìn)行性能模擬和分析，并給出模擬結(jié)果，最后由設(shè)計(jì)者來(lái)確定是否修改設(shè)出模擬結(jié)果，最后由設(shè)計(jì)者來(lái)確定是否修改設(shè)計(jì)。計(jì)。 SPICE是主要的電路分析工具是主要的電路分析工具SPICESimulation Program with Integrated Circuits Emphasis 四類主要功能 A、直流分析 B、交流小

20、信號(hào)分析 C、瞬態(tài)分析 D、不同溫度條件下的分析三、版圖設(shè)計(jì) 在邏輯設(shè)計(jì)和電路設(shè)計(jì)完成后，根據(jù)邏輯和電路功能要求以及工藝制造的約束條件如線寬、間距等工藝標(biāo)準(zhǔn)來(lái)設(shè)計(jì)掩膜版圖。 版圖的設(shè)計(jì)可以是人工、半人工和自動(dòng)設(shè)計(jì)。 L_EDIT，VIRTUOSO四、工藝模擬 工藝模擬是對(duì)制造中所必須的各流程的工藝參數(shù)進(jìn)行模擬，根據(jù)具體情況對(duì)不合格的設(shè)計(jì)進(jìn)行修正。 MEDICI(器件模擬)，SUPREMMEDICI(器件模擬) Analyzing Devices and Effects The program solves Poissons equation and both the electron and

21、hole current continuity equations to analyze devices such as diodes and bipolar transistors, as well as effects in which the current flow involves both carriers, such as CMOS latchup. Medici can also analyze devices in which current flow is dominated by a single carrier, such as MOSFETs, JFETs, and

22、MESFETs. In addition, Medici can be used to study devices under transient operating conditions. Electrodes can be placed anywhere in the device structure. Impurity distributions can be created by combining Medicis analytic functions with input from Avant! TCADs process modeling programs, TMA SUPREM-3 and TSUPREM-4, and input