組成原理課后答案

1、第1章 計算機系統概論1. 什么是計算機系統、計算機硬件和計算機軟件？硬件和軟件哪個更重要？解：P3計算機系統：由計算機硬件系統和軟件系統組成的綜合體。計算機硬件：指計算機中的電子線路和物理裝置。計算機軟件：計算機運行所需的程序及相關資料。硬件和軟件在計算機系統中相互依存，缺一不可，因此同樣重要。2. 如何理解計算機的層次結構？答：計算機硬件、系統軟件和應用軟件構成了計算機系統的三個層次結構。（1）硬件系統是最內層的，它是整個計算機系統的基礎和核心。（2）系統軟件在硬件之外，為用戶提供一個基本操作界面。（3）應用軟件在最外層，為用戶提供解決具體問題的應用系統界面。通常將硬件系統之外的其余層稱為

2、虛擬機。各層次之間關系密切，上層是下層的擴展，下層是上層的基礎，各層次的劃分不是絕對的。3. 說明高級語言、匯編語言和機器語言的差別及其聯系。答：機器語言是計算機硬件能夠直接識別的語言，匯編語言是機器語言的符號表示，高級語言是面向算法的語言。高級語言編寫的程序（源程序）處于最高層，必須翻譯成匯編語言，再由匯編程序匯編成機器語言（目標程序）之后才能被執(zhí)行。4. 如何理解計算機組成和計算機體系結構？答：計算機體系結構是指那些能夠被程序員所見到的計算機系統的屬性，如指令系統、數據類型、尋址技術組成及I/O機理等。計算機組成是指如何實現計算機體系結構所體現的屬性，包含對程序員透明的硬件細節(jié)，如組成計算

3、機系統的各個功能部件的結構和功能，及相互連接方法等。5. 馮諾依曼計算機的特點是什么？解：馮諾依曼計算機的特點是：P8l 計算機由運算器、控制器、存儲器、輸入設備、輸出設備五大部件組成；l 指令和數據以同同等地位存放于存儲器內，并可以按地址訪問；l 指令和數據均用二進制表示；l 指令由操作碼、地址碼兩大部分組成，操作碼用來表示操作的性質，地址碼用來表示操作數在存儲器中的位置；l 指令在存儲器中順序存放，通常自動順序取出執(zhí)行；l 機器以運算器為中心（原始馮諾依曼機）。6. 畫出計算機硬件組成框圖，說明各部件的作用及計算機系統的主要技術指標。答：計算機硬件組成框圖如下： 各部件的作用如下： 控制器

4、：整機的指揮中心，它使計算機的各個部件自動協調工作。 運算器：對數據信息進行處理的部件，用來進行算術運算和邏輯運算。 存儲器：存放程序和數據，是計算機實現“存儲程序控制”的基礎。 輸入設備：將人們熟悉的信息形式轉換成計算機可以接受并識別的信息形式的設備。 輸出設備：將計算機處理的結果（二進制信息）轉換成人類或其它設備可以接收和識別的信息形式的設備。 計算機系統的主要技術指標有： 機器字長：指CPU一次能處理的數據的位數。通常與CPU的寄存器的位數有關，字長越長，數的表示范圍越大，精度也越高。機器字長也會影響計算機的運算速度。數據通路寬度：數據總線一次能并行傳送的數據位數。存儲容量：指能存儲信息

5、的最大容量，通常以字節(jié)來衡量。一般包含主存容量和輔存容量。運算速度：通常用MIPS（每秒百萬條指令）、MFLOPS（每秒百萬次浮點運算）或CPI（執(zhí)行一條指令所需的時鐘周期數）來衡量。CPU執(zhí)行時間是指CPU對特定程序的執(zhí)行時間。主頻：機器內部主時鐘的運行頻率，是衡量機器速度的重要參數。吞吐量：指流入、處理和流出系統的信息速率。它主要取決于主存的存取周期。響應時間：計算機系統對特定事件的響應時間，如實時響應外部中斷的時間等。7. 解釋下列概念：主機、CPU、主存、存儲單元、存儲元件、存儲基元、存儲元、存儲字、存儲字長、存儲容量、機器字長、指令字長。解：P9-10 主機：是計算機硬件的

6、主體部分，由CPU和主存儲器MM合成為主機。 CPU：中央處理器，是計算機硬件的核心部件，由運算器和控制器組成；（早期的運算器和控制器不在同一芯片上，現在的CPU內除含有運算器和控制器外還集成了CACHE）。 主存：計算機中存放正在運行的程序和數據的存儲器，為計算機的主要工作存儲器，可隨機存?。挥纱鎯w、各種邏輯部件及控制電路組成。 存儲單元：可存放一個機器字并具有特定存儲地址的存儲單位。 存儲元件：存儲一位二進制信息的物理元件，是存儲器中最小的存儲單位，又叫存儲基元或存儲元，不能單獨存取。 存儲字：一個存儲單元所存二進制代碼的邏輯單位。

7、60;存儲字長：一個存儲單元所存儲的二進制代碼的總位數。 存儲容量：存儲器中可存二進制代碼的總量；（通常主、輔存容量分開描述）。 機器字長：指CPU一次能處理的二進制數據的位數，通常與CPU的寄存器位數有關。 指令字長：機器指令中二進制代碼的總位數。8. 解釋下列英文縮寫的中文含義：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的回答應分英文全稱、中文名、功能三部分。CPU：Central Processing Unit，中央處理機（器），是計算機硬件的核心部件，主要由運算器和控制器組成。PC：Pr

8、ogram Counter，程序計數器，其功能是存放當前欲執(zhí)行指令的地址，并可自動計數形成下一條指令地址。IR：Instruction Register，指令寄存器，其功能是存放當前正在執(zhí)行的指令。CU：Control Unit，控制單元（部件），為控制器的核心部件，其功能是產生微操作命令序列。ALU：Arithmetic Logic Unit，算術邏輯運算單元，為運算器的核心部件，其功能是進行算術、邏輯運算。ACC：Accumulator，累加器，是運算器中既能存放運算前的操作數，又能存放運算結果的寄存器。MQ：Multiplier-Quotient Register，乘商寄存器，乘法運算時

9、存放乘數、除法時存放商的寄存器。X：此字母沒有專指的縮寫含義，可以用作任一部件名，在此表示操作數寄存器，即運算器中工作寄存器之一，用來存放操作數；MAR：Memory Address Register，存儲器地址寄存器，在主存中用來存放欲訪問的存儲單元的地址。MDR：Memory Data Register，存儲器數據緩沖寄存器，在主存中用來存放從某單元讀出、或要寫入某存儲單元的數據。I/O：Input/Output equipment，輸入/輸出設備，為輸入設備和輸出設備的總稱，用于計算機內部和外界信息的轉換與傳送。MIPS：Million Instruction Per Second，每秒

10、執(zhí)行百萬條指令數，為計算機運算速度指標的一種計量單位。9. 畫出主機框圖，分別以存數指令“STA M”和加法指令“ADD M”（M均為主存地址）為例，在圖中按序標出完成該指令（包括取指令階段）的信息流程（如）。假設主存容量為256M*32位，在指令字長、存儲字長、機器字長相等的條件下，指出圖中各寄存器的位數。解：主機框圖如P13圖1.11所示。（1）STA M指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，ACCMDR，MARMM，WR（2）ADD M指令：PCMAR，MARMM，MMMDR，MDRIR， OP(IR)CU，Ad(IR)MAR，RD，

11、MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR假設主存容量256M*32位，在指令字長、存儲字長、機器字長相等的條件下，ACC、X、IR、MDR寄存器均為32位，PC和MAR寄存器均為28位。10. 指令和數據都存于存儲器中，計算機如何區(qū)分它們？解：計算機區(qū)分指令和數據有以下2種方法：l 通過不同的時間段來區(qū)分指令和數據，即在取指令階段（或取指微程序）取出的為指令，在執(zhí)行指令階段（或相應微程序）取出的即為數據。l 通過地址來源區(qū)分，由PC提供存儲單元地址的取出的是指令，由指令地址碼部分提供存儲單元地址的取出的是操作數。第2章 計算機的發(fā)展及應用1. 通常計算機的更新換代以什么為

12、依據？答：P22主要以組成計算機基本電路的元器件為依據，如電子管、晶體管、集成電路等。2. 舉例說明專用計算機和通用計算機的區(qū)別。答：按照計算機的效率、速度、價格和運行的經濟性和實用性可以將計算機劃分為通用計算機和專用計算機。通用計算機適應性強，但犧牲了效率、速度和經濟性，而專用計算機是最有效、最經濟和最快的計算機，但適應性很差。例如個人電腦和計算器。3. 什么是摩爾定律？該定律是否永遠生效？為什么？答：P23，否，P36第3章 系統總線1. 什么是總線？總線傳輸有何特點？為了減輕總線負載，總線上的部件應具備什么特點？答：P41.總線是一種能由多個部件分時共享的公共信息傳送線路?？偩€傳輸的特點

13、是：某一時刻只允許有一個部件向總線發(fā)送信息，但多個部件可以同時從總線上接收相同的信息。為了減輕總線負載，總線上的部件應通過三態(tài)驅動緩沖電路與總線連通。2. 總線如何分類？什么是系統總線？系統總線又分為幾類，它們各有何作用，是單向的，還是雙向的，它們與機器字長、存儲字長、存儲單元有何關系？答：按照連接部件的不同，總線可以分為片內總線、系統總線和通信總線。系統總線是連接CPU、主存、I/O各部件之間的信息傳輸線。系統總線按照傳輸信息不同又分為地址線、數據線和控制線。地址線是單向的，其根數越多，尋址空間越大，即CPU能訪問的存儲單元的個數越多；數據線是雙向的，其根數與存儲字長相同，是機器字長的整數倍

14、。3. 常用的總線結構有幾種？不同的總線結構對計算機的性能有什么影響？舉例說明。答：略。見P52-55。4. 為什么要設置總線判優(yōu)控制？常見的集中式總線控制有幾種？各有何特點？哪種方式響應時間最快？哪種方式對電路故障最敏感？答：總線判優(yōu)控制解決多個部件同時申請總線時的使用權分配問題；常見的集中式總線控制有三種：鏈式查詢、計數器定時查詢、獨立請求；特點：鏈式查詢方式連線簡單，易于擴充，對電路故障最敏感；計數器定時查詢方式優(yōu)先級設置較靈活，對故障不敏感，連線及控制過程較復雜；獨立請求方式速度最快，但硬件器件用量大，連線多，成本較高。5. 解釋下列概念：總線寬度、總線帶寬、總線復用、總線的主設備（或

15、主模塊）、總線的從設備（或從模塊）、總線的傳輸周期和總線的通信控制。答：P46?？偩€寬度：通常指數據總線的根數；總線帶寬：總線的數據傳輸率，指單位時間內總線上傳輸數據的位數；總線復用：指同一條信號線可以分時傳輸不同的信號?？偩€的主設備（主模塊）：指一次總線傳輸期間，擁有總線控制權的設備（模塊）；總線的從設備（從模塊）：指一次總線傳輸期間，配合主設備完成數據傳輸的設備（模塊），它只能被動接受主設備發(fā)來的命令；總線的傳輸周期：指總線完成一次完整而可靠的傳輸所需時間；總線的通信控制：指總線傳送過程中雙方的時間配合方式。6. 試比較同步通信和異步通信。答：同步通信：指由統一時鐘控制的通信，控制方式簡單

16、，靈活性差，當系統中各部件工作速度差異較大時，總線工作效率明顯下降。適合于速度差別不大的場合。異步通信：指沒有統一時鐘控制的通信，部件間采用應答方式進行聯系，控制方式較同步復雜，靈活性高，當系統中各部件工作速度差異較大時，有利于提高總線工作效率。7. 畫圖說明異步通信中請求與回答有哪幾種互鎖關系？答：見P61-62，圖3.86。8. 為什么說半同步通信同時保留了同步通信和異步通信的特點？答：半同步通信既能像同步通信那樣由統一時鐘控制，又能像異步通信那樣允許傳輸時間不一致，因此工作效率介于兩者之間。9. 分離式通訊有何特點，主要用于什么系統？答：分離式通訊的特點是：（1）各模塊欲占用總線使用權都

17、必須提出申請；（2）在得到總線使用權后，主模塊在先定的時間內向對方傳送信息，采用同步方式傳送，不再等待對方的回答信號；（3）各模塊在準備數據的過程中都不占用總線，使總線可接受其它模塊的請求；（4）總線被占用時都在做有效工作，或者通過它發(fā)送命令，或者通過它傳送數據，不存在空閑等待時間，充分利用了總線的占用，從而實現了總線在多個主、從模塊間進行信息交叉重疊并行傳送。分離式通訊主要用于大型計算機系統。10. 為什么要設置總線標準？你知道目前流行的總線標準有哪些？什么叫plug and play？哪些總線有這一特點？答：總線標準的設置主要解決不同廠家各類模塊化產品的兼容問題；目前流行的總線標準有：IS

18、A、EISA、PCI等；plug and play：即插即用，EISA、PCI等具有此功能。11. 畫一個具有雙向傳輸功能的總線邏輯圖。答：在總線的兩端分別配置三態(tài)門，就可以使總線具有雙向傳輸功能。12. 設數據總線上接有A、B、C、D四個寄存器，要求選用合適的74系列芯片，完成下列邏輯設計：（1） 設計一個電路，在同一時間實現DA、DB和DC寄存器間的傳送；（2） 設計一個電路，實現下列操作：T0時刻完成D總線；T1時刻完成總線A；T2時刻完成A總線；T3時刻完成總線B。解：（1）由T打開三態(tài)門將 D寄存器中的內容送至總線bus，由cp脈沖同時將總線上的數據打入到 A、B、C寄存器中。 T和

19、cp的時間關系如圖（1）所示。圖（1）（2）三態(tài)門1受T0T1控制，以確保T0時刻D總線，以及T1時刻總線接收門1A。三態(tài)門2受T2T3控制，以確保T2時刻A總線，以及T3時刻總線接收門2B。T0、T1、T2、T3波形圖如圖（2）所示。圖(2)13. 什么是總線的數據傳輸率，它與哪些因素有關？答：總線數據傳輸率即總線帶寬，指單位時間內總線上傳輸數據的位數，通常用每秒傳輸信息的字節(jié)數來衡量。它與總線寬度和總線頻率有關，總線寬度越寬，頻率越快，數據傳輸率越高。14. 設總線的時鐘頻率為8MHZ，一個總線周期等于一個時鐘周期。如果一個總線周期中并行傳送16位數據，試問總線的帶寬是多少？解：由于：f=

20、8MHz,T=1/f=1/8M秒，一個總線周期等于一個時鐘周期所以：總線帶寬=16/（1/8M） = 128Mbps15. 在一個32位的總線系統中，總線的時鐘頻率為66MHZ，假設總線最短傳輸周期為4個時鐘周期，試計算總線的最大數據傳輸率。若想提高數據傳輸率，可采取什么措施？解：總線傳輸周期=4*1/66M秒總線的最大數據傳輸率=32/(4/66M)=528Mbps若想提高數據傳輸率，可以提高總線時鐘頻率、增大總線寬度或者減少總線傳輸周期包含的時鐘周期個數。16. 在異步串行傳送系統中，字符格式為：1個起始位、8個數據位、1個校驗位、2個終止位。若要求每秒傳送120個字符，試求傳送的波特率和

21、比特率。解：一幀包含：1+8+1+2=12位 故波特率為：（1+8+1+2）*120=1440bps 比特率為：8*120=960bps 存儲器1. 解釋概念：主存、輔存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。答：主存：主存儲器，用于存放正在執(zhí)行的程序和數據。CPU可以直接進行隨機讀寫，訪問速度較高。輔存：輔助存儲器，用于存放當前暫不執(zhí)行的程序和數據，以及一些需要永久保存的信息。Cache：高速緩沖存儲器，介于CPU和主存之間，用于解決CPU和主存之間速度不匹配問題。RAM：半導體隨機存取存儲器，主要用作計算機

22、中的主存。SRAM：靜態(tài)半導體隨機存取存儲器。DRAM：動態(tài)半導體隨機存取存儲器。ROM：掩膜式半導體只讀存儲器。由芯片制造商在制造時寫入內容，以后只能讀出而不能寫入。PROM：可編程只讀存儲器，由用戶根據需要確定寫入內容，只能寫入一次。EPROM：紫外線擦寫可編程只讀存儲器。需要修改內容時，現將其全部內容擦除，然后再編程。擦除依靠紫外線使浮動柵極上的電荷泄露而實現。EEPROM：電擦寫可編程只讀存儲器。CDROM：只讀型光盤。Flash Memory：閃速存儲器?；蚍Q快擦型存儲器。2. 計算機中哪些部件可以用于存儲信息？按速度、容量和價格/位排序說明。答：計算機中寄存器、Cache、主存、硬

23、盤可以用于存儲信息。按速度由高至低排序為：寄存器、Cache、主存、硬盤；按容量由小至大排序為：寄存器、Cache、主存、硬盤；按價格/位由高至低排序為：寄存器、Cache、主存、硬盤。3. 存儲器的層次結構主要體現在什么地方？為什么要分這些層次？計算機如何管理這些層次？答：存儲器的層次結構主要體現在Cache-主存和主存-輔存這兩個存儲層次上。Cache-主存層次在存儲系統中主要對CPU訪存起加速作用，即從整體運行的效果分析，CPU訪存速度加快，接近于Cache的速度，而尋址空間和位價卻接近于主存。主存-輔存層次在存儲系統中主要起擴容作用，即從程序員的角度看，他所使用的存儲器其容量和位價接近

24、于輔存，而速度接近于主存。綜合上述兩個存儲層次的作用，從整個存儲系統來看，就達到了速度快、容量大、位價低的優(yōu)化效果。主存與CACHE之間的信息調度功能全部由硬件自動完成。而主存與輔存層次的調度目前廣泛采用虛擬存儲技術實現，即將主存與輔存的一部分通過軟硬結合的技術組成虛擬存儲器，程序員可使用這個比主存實際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當程序運行時，再由軟、硬件自動配合完成虛擬地址空間與主存實際物理空間的轉換。因此，這兩個層次上的調度或轉換操作對于程序員來說都是透明的。4. 說明存取周期和存取時間的區(qū)別。解：存取周期和存取時間的主要區(qū)別是：存取時間僅為完成一次操作的

25、時間，而存取周期不僅包含操作時間，還包含操作后線路的恢復時間。即：存取周期 = 存取時間 + 恢復時間5. 什么是存儲器的帶寬？若存儲器的數據總線寬度為32位，存取周期為200ns，則存儲器的帶寬是多少？解：存儲器的帶寬指單位時間內從存儲器進出信息的最大數量。存儲器帶寬 = 1/200ns ×32位 = 160M位/秒 = 20MB/秒 = 5M字/秒注意：字長32位，不是16位。（注：1ns=10-9s）6. 某機字長為32位，其存儲容量是64KB，按字編址它的尋址范圍是多少？若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。解：存儲容量是64KB時，按字節(jié)編址的尋址范圍就是

26、64K，如按字編址，其尋址范圍為：64K / （32/8）= 16K主存字地址和字節(jié)地址的分配情況：如圖7. 一個容量為16K×32位的存儲器，其地址線和數據線的總和是多少？當選用下列不同規(guī)格的存儲芯片時，各需要多少片？1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位解：地址線和數據線的總和 = 14 + 32 = 46根；選擇不同的芯片時，各需要的片數為：1K×4：（16K×32） / （1K×4） = 16×8 = 128片2K×8：（16K

27、15;32） / （2K×8） = 8×4 = 32片4K×4：（16K×32） / （4K×4） = 4×8 = 32片16K×1：（16K×32）/ （16K×1） = 1×32 = 32片4K×8：（16K×32）/ （4K×8） = 4×4 = 16片8K×8：（16K×32） / （8K×8） = 2×4 = 8片8. 試比較靜態(tài)RAM和動態(tài)RAM。答：略。（參看課件）9. 什么叫刷新？為什么要刷新？說明刷

28、新有幾種方法。解：刷新：對DRAM定期進行的全部重寫過程；刷新原因：因電容泄漏而引起的DRAM所存信息的衰減需要及時補充，因此安排了定期刷新操作；常用的刷新方法有三種：集中式、分散式、異步式。集中式：在最大刷新間隔時間內，集中安排一段時間進行刷新，存在CPU訪存死時間。分散式：在每個讀/寫周期之后插入一個刷新周期，無CPU訪存死時間。異步式：是集中式和分散式的折衷。10. 半導體存儲器芯片的譯碼驅動方式有幾種？解：半導體存儲器芯片的譯碼驅動方式有兩種：線選法和重合法。線選法：地址譯碼信號只選中同一個字的所有位，結構簡單，費器材；重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點即為所選單元。

29、這種方法通過行、列譯碼信號的重合來選址，也稱矩陣譯碼?？纱蟠蠊?jié)省器材用量，是最常用的譯碼驅動方式。11. 一個8K×8位的動態(tài)RAM芯片，其內部結構排列成256×256形式，存取周期為0.1s。試問采用集中刷新、分散刷新和異步刷新三種方式的刷新間隔各為多少？解：采用分散刷新方式刷新間隔為:2ms，其中刷新死時間為：256×0.1s=25.6s采用分散刷新方式刷新間隔為：256×（0.1s+×0.1s）=51.2s采用異步刷新方式刷新間隔為:2ms12. 畫出用1024×4位的存儲芯片組成一個容量為64K×8位的存儲器邏輯框圖

30、。要求將64K分成4個頁面，每個頁面分16組，指出共需多少片存儲芯片。解：設采用SRAM芯片，則：總片數 = （64K×8位） / （1024×4位）= 64×2 = 128片題意分析：本題設計的存儲器結構上分為總體、頁面、組三級，因此畫圖時也應分三級畫。首先應確定各級的容量：頁面容量 = 總容量 / 頁面數 = 64K×8 / 4 = 16K×8位，4片16K×8字串聯成64K×8位組容量 = 頁面容量 / 組數   = 16K×8位 / 16 = 1K×8位，16片1K×8位字串聯

31、成16K×8位組內片數 = 組容量 / 片容量 = 1K×8位 / 1K×4位 = 2片，兩片1K×4位芯片位并聯成1K×8位存儲器邏輯框圖：（略）。13. 設有一個64K×8位的RAM芯片，試問該芯片共有多少個基本單元電路（簡稱存儲基元）？欲設計一種具有上述同樣多存儲基元的芯片，要求對芯片字長的選擇應滿足地址線和數據線的總和為最小，試確定這種芯片的地址線和數據線，并說明有幾種解答。解：存儲基元總數 = 64K×8位 = 512K位 = 219位；思路：如要滿足地址線和數據線總和最小，應盡量把存儲元安排在字向，因為地址位數和

32、字數成2的冪的關系，可較好地壓縮線數。設地址線根數為a，數據線根數為b，則片容量為：2a×b = 219；b = 219-a；若a = 19，b = 1，總和 = 19+1 = 20；a = 18，b = 2，總和 = 18+2 = 20；  a = 17，b = 4，總和 = 17+4 = 21；  a = 16，b = 8，總和 = 16+8 = 24；      由上可看出：芯片字數越少，芯片字長越長，引腳數越多。芯片字數減1、芯片位數均按2的冪變化。結論：如果滿足地址線和數據線的總和為最小，這種芯片的引腳分配方案有兩種：地址線

33、 = 19根，數據線 = 1根；或地址線 = 18根，數據線 = 2根。14. 某8位微型機地址碼為18位，若使用4K×4位的RAM芯片組成模塊板結構的存儲器，試問：（1）該機所允許的最大主存空間是多少？（2）若每個模塊板為32K×8位，共需幾個模塊板？（3）每個模塊板內共有幾片RAM芯片？（4）共有多少片RAM？（5）CPU如何選擇各模塊板？解：（1）該機所允許的最大主存空間是：218 × 8位 = 256K×8位 = 256KB（2）模塊板總數 = 256K×8 / 32K×8 = 8塊（3）板內片數 = 32K×8位

34、/ 4K×4位 = 8×2 = 16片（4）總片數 = 16片×8 = 128片（5）CPU通過最高3位地址譯碼輸出選擇模板，次高3位地址譯碼輸出選擇芯片。地址格式分配如下：15. 設CPU共有16根地址線，8根數據線，并用（低電平有效）作訪存控制信號，作讀寫命令信號（高電平為讀，低電平為寫）?，F有下列存儲芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138譯碼器和其他門電路（門電路自定）。試從上述規(guī)格中選用合適芯片，畫出CPU和存儲芯片的連接圖。

35、要求：（1）最小4K地址為系統程序區(qū)，409616383地址范圍為用戶程序區(qū)。（2）指出選用的存儲芯片類型及數量。（3）詳細畫出片選邏輯。解：（1）地址空間分配圖： 系統程序區(qū)（ROM共4KB）：0000H-0FFFH 用戶程序區(qū)（RAM共12KB）：1000H-3FFFH   （2）選片：ROM：選擇4K×4位芯片2片，位并聯              RAM：選擇4K×8位芯片3片，字串聯(RAM1地址范圍為:1000H-1FFFH,RAM2地址范圍為2000H-2FFFH, RAM3地址范

36、圍為:3000H-3FFFH)   （3）各芯片二進制地址分配如下：A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0ROM1,200000000000000000000011111111111RAM100010000000000000001111111111111RAM200100000000000000010111111111111RAM300110000000000000011111111111111CPU和存儲器連接邏輯圖及片選邏輯如下圖(3)所示：圖（3）16. CPU假設同上題，現有8片8K×8位的RAM芯片與CPU相連，試回答：（1）

37、用74138譯碼器畫出CPU與存儲芯片的連接圖；（2）寫出每片RAM的地址范圍；（3）如果運行時發(fā)現不論往哪片RAM寫入數據后，以A000H為起始地址的存儲芯片都有與其相同的數據，分析故障原因。（4）根據（1）的連接圖，若出現地址線A13與CPU斷線，并搭接到高電平上，將出現什么后果？解：（1）CPU與存儲器芯片連接邏輯圖：   （2）地址空間分配圖： RAM0：0000H1FFFH RAM1：2000H3FFFH RAM2：4000H5FFFH RAM3：6000H7FFFH RAM4：8000H9FFFH RAM5：A000HBFFFH RAM6：C000HDFFFH

38、RAM7：E000HFFFFH（3）如果運行時發(fā)現不論往哪片RAM寫入數據后，以A000H為起始地址的存儲芯片(RAM5)都有與其相同的數據，則根本的故障原因為：該存儲芯片的片選輸入端很可能總是處于低電平。假設芯片與譯碼器本身都是好的，可能的情況有：1）該片的端與端錯連或短路；2）該片的端與CPU的端錯連或短路；3）該片的端與地線錯連或短路。（4）如果地址線A13與CPU斷線，并搭接到高電平上，將會出現A13恒為“1”的情況。此時存儲器只能尋址A13=1的地址空間(奇數片)，A13=0的另一半地址空間（偶數片）將永遠訪問不到。若對A13=0的地址空間（偶數片）進行訪問，只能錯誤地訪問到A13=

39、1的對應空間(奇數片)中去。17. 寫出1100、1101、1110、1111對應的漢明碼。解：有效信息均為n=4位，假設有效信息用b4b3b2b1表示校驗位位數k=3位，（2k>=n+k+1）設校驗位分別為c1、c2、c3，則漢明碼共4+3=7位，即：c1c2b4c3b3b2b1校驗位在漢明碼中分別處于第1、2、4位c1=b4b3b1c2=b4b2b1c3=b3b2b1當有效信息為1100時，c3c2c1=110,漢明碼為0111100。當有效信息為1101時，c3c2c1=001,漢明碼為1010101。當有效信息為1110時，c3c2c1=000,漢明碼為0010110。當有效信息

40、為1111時，c3c2c1=111,漢明碼為1111111。18. 已知收到的漢明碼（按配偶原則配置）為1100100、1100111、1100000、1100001，檢查上述代碼是否出錯？第幾位出錯？解：假設接收到的漢明碼為：c1c2b4c3b3b2b1糾錯過程如下：P1=c1b4b3b1P2=c2b4b2b1P3=c3b3b2b1如果收到的漢明碼為1100100，則p3p2p1=011，說明代碼有錯，第3位（b4）出錯，有效信息為：1100如果收到的漢明碼為1100111，則p3p2p1=111，說明代碼有錯，第7位（b1）出錯，有效信息為：0110如果收到的漢明碼為1100000，則p3

41、p2p1=110，說明代碼有錯，第6位（b2）出錯，有效信息為：0010如果收到的漢明碼為1100001，則p3p2p1=001，說明代碼有錯，第1位（c1）出錯，有效信息為：000119. 已經接收到下列漢明碼，分別寫出它們所對應的欲傳送代碼。（1）1100000（按偶性配置）（2）1100010（按偶性配置）（3）1101001（按偶性配置）（4）0011001（按奇性配置）（5）1000000（按奇性配置）（6）1110001（按奇性配置）解：（一）假設接收到的漢明碼為C1C2B4C3B3B2B1，按偶性配置則：P1=C1B4B3B1P2=C2B4B2B1P3=C3B3B1（1）如接收到

42、的漢明碼為1100000，P1=1000=1P2=1000=1P3=000=0P3P2P1=011，第3位出錯，可糾正為1110000，故欲傳送的信息為1000。（2）如接收到的漢明碼為1100010，P1=1000=1P2=1010=0P3=000=0P3P2P1=001，第1位出錯，可糾正為0100010，故欲傳送的信息為0010。（3）如接收到的漢明碼為1101001，P1=1001=0P2=1001=0P3=101=0P3P2P1=000，傳送無錯，故欲傳送的信息為0001。（二）假設接收到的漢明碼為C1C2B4C3B3B2B1，按奇性配置則：P1=C1B4B3B11P2=C2B4B2

43、B11P3=C3B3B11（4）如接收到的漢明碼為0011001，P1=01011=1P2=01011=1P3=1011=1P3P2P1=111，第7位出錯，可糾正為0011000，故欲傳送的信息為1000。（5）如接收到的漢明碼為1000000，P1=10001=0P2=01001=0P3=0001=1P3P2P1=100，第4位出錯，可糾正為1001000，故欲傳送的信息為0000。（6）如接收到的漢明碼為1110001，P1=11011=0P2=11011=0P3=0011=0P3P2P1=000，傳送無錯，故欲傳送的信息為1001。20. 欲傳送的二進制代碼為1001101，用奇校驗來

44、確定其對應的漢明碼，若在第6位出錯，說明糾錯過程。解：欲傳送的二進制代碼為1001101，有效信息位數為n=7位，則漢明校驗的校驗位為k位，則：2k>=n+k+1，k=4，進行奇校驗設校驗位為C1C2C3C4，漢明碼為C1C2B7C3B6B5B4C4B3B2B1，C1=1B7B6B4B3B1=110111=1C2=1B7B5B4B2B1=110101=0C3=1B6B5B4=1001=0C4=1B3B2B1=1101=1 故傳送的漢明碼為10100011101，若第6位(B5)出錯，即接收的碼字為10100111101，則P1=1C1B7B6B4B3B1=1110111=0P2=1C2B

45、7B5B4B2B1=1011101=1P3=1C3B6B5B4=10011=1P4=1C4B3B2B1=11101=0P4P3P2P1=0110說明第6位出錯，對第6位取反即完成糾錯。21. 為什么在漢明碼糾錯過程中，新的檢測位P4P2P1的狀態(tài)即指出了編碼中錯誤的信息位？答：漢明碼屬于分組奇偶校驗，P4P2P1=000，說明接收方生成的校驗位和收到的校驗位相同，否則不同說明出錯。由于分組時校驗位只參加一組奇偶校驗，有效信息參加至少兩組奇偶校驗，若果校驗位出錯，P4P2P1的某一位將為1，剛好對應位號4、2、1；若果有效信息出錯，將引起P4P2P1中至少兩位為1，如B1出錯，將使P4P1均為1

46、，P2=0,P4P2P1=101,22. 某機字長16位，常規(guī)的存儲空間為64K字，若想不改用其他高速的存儲芯片，而使訪存速度提高到8倍，可采取什么措施？畫圖說明。解：若想不改用高速存儲芯片，而使訪存速度提高到8倍，可采取八體交叉存取技術，8體交叉訪問時序如下圖：23. 設CPU共有16根地址線，8根數據線，并用作為訪問存儲器或I/O的控制信號（高電平為訪存，低電平為訪I/O），（低電平有效）為寫命令，（低電平有效）為讀命令。設計一個容量為64KB的采用低位交叉編址的8體并行結構存儲器?，F有下圖所示的存儲器芯片和138譯碼器。畫出CPU和存儲器芯片（芯片容量自定）的連接圖，并寫出圖中每個存儲芯

47、片的地址范圍（用十六進制數表示）。解：8體低位交叉并行存儲器的每個存儲體容量為64KB/8=8KB，因此應選擇8KBRAM芯片，芯片地址線12根（A0-A12），數據線8根（D0-D7），用138譯碼器進行存儲體的選擇。設計如下：24. 一個4體低位交叉的存儲器，假設存儲周期為T，CPU每隔1/4存取周期啟動一個存儲體，試問依次訪問64個字需多少個存取周期？解：4體低位交叉的存儲器的總線傳輸周期為，=T/4，依次訪問64個字所需時間為：t=T+(64-1) =T+63T/4=16.75T25. 什么是“程序訪問的局部性”？存儲系統中哪一級采用了程序訪問的局部性原理？答：程序運行的局部性原理指：

48、在一小段時間內，最近被訪問過的程序和數據很可能再次被訪問；在空間上，這些被訪問的程序和數據往往集中在一小片存儲區(qū)；在訪問順序上，指令順序執(zhí)行比轉移執(zhí)行的可能性大 (大約 5:1 )。存儲系統中Cache-主存層次和主存-輔存層次均采用了程序訪問的局部性原理。26. 計算機中設置Cache的作用是什么？能否將Cache的容量擴大，最后取代主存，為什么？答：計算機中設置Cache的作用是解決CPU和主存速度不匹配問題。不能將Cache的容量擴大取代主存，原因是:（1）Cache容量越大成本越高，難以滿足人們追求低價格的要求；（2）如果取消主存，當CPU訪問Cache失敗時，需要將輔存的內容調入Ca

49、che再由CPU訪問，造成CPU等待時間太長，損失更大。27. Cache做在CPU芯片內有什么好處？將指令Cache和數據Cache分開又有什么好處？答：Cache做在CPU芯片內主要有下面幾個好處：（1）可提高外部總線的利用率。因為Cache在CPU芯片內，CPU訪問Cache時不必占用外部總線。（2）Cache不占用外部總線就意味著外部總線可更多地支持I/O設備與主存的信息傳輸，增強了系統的整體效率。（3）可提高存取速度。因為Cache與CPU之間的數據通路大大縮短,故存取速度得以提高。將指令Cache和數據Cache分開有如下好處：1）可支持超前控制和流水線控制，有利于這類控制方式下指

50、令預取操作的完成。2）指令Cache可用ROM實現，以提高指令存取的可靠性。3）數據Cache對不同數據類型的支持更為靈活，既可支持整數（例32位），也可支持浮點數據（如64位）。補充：Cache結構改進的第三個措施是分級實現，如二級緩存結構，即在片內Cache（L1）和主存之間再設一個片外Cache（L2），片外緩存既可以彌補片內緩存容量不夠大的缺點，又可在主存與片內緩存間起到平滑速度差的作用，加速片內緩存的調入調出速度。28. 設主存容量為256K字，Cache容量為2K字，塊長為4。（1）設計Cache地址格式，Cache中可裝入多少塊數據？（2）在直接映射方式下，設計主存地址格式。（3

51、）在四路組相聯映射方式下，設計主存地址格式。（4）在全相聯映射方式下，設計主存地址格式。（5）若存儲字長為32位，存儲器按字節(jié)尋址，寫出上述三種映射方式下主存的地址格式。解：（1）Cache容量為2K字，塊長為4，Cache共有2K/4=211/22=29=512塊，Cache字地址9位，字塊內地址為2位 因此，Cache地址格式設計如下：Cache字塊地址（9位）字塊內地址（2位） （2）主存容量為256K字=218字，主存地址共18位，共分256K/4=216塊，主存字塊標記為18-9-2=7位。 直接映射方式下主存地址格式如下：主存字塊標記（7位）Cache字塊地址（9位）字塊內地址（2

52、位） （3）根據四路組相聯的條件，一組內共有4塊，得Cache共分為512/4=128=27組，主存字塊標記為18-7-2=9位，主存地址格式設計如下：主存字塊標記（9位）組地址（7位）字塊內地址（2位） （4）在全相聯映射方式下，主存字塊標記為18-2=16位，其地址格式如下：主存字塊標記（16位）字塊內地址（2位） （5）若存儲字長為32位，存儲器按字節(jié)尋址，則主存容量為256K*32/4=221B，Cache容量為2K*32/4=214B，塊長為4*32/4=32B=25B，字塊內地址為5位，在直接映射方式下，主存字塊標記為21-9-5=7位，主存地址格式為：主存字塊標記（7位）Cach

53、e字塊地址（9位）字塊內地址（5位）在四路組相聯映射方式下，主存字塊標記為21-7-5=9位，主存地址格式為：主存字塊標記（9位）組地址（7位）字塊內地址（5位）在全相聯映射方式下，主存字塊標記為21-5=16位，主存地址格式為：主存字塊標記（16位）字塊內地址（5位）29. 假設CPU執(zhí)行某段程序時共訪問Cache命中4800次，訪問主存200次，已知Cache的存取周期為30ns，主存的存取周期為150ns，求Cache的命中率以及Cache-主存系統的平均訪問時間和效率，試問該系統的性能提高了多少倍？解：Cache被訪問命中率為：4800/(4800+200)=24/25=96%則Cac

54、he-主存系統的平均訪問時間為： ta=0.96*30ns+(1-0.96)*150ns=34.8nsCache-主存系統的訪問效率為：e=tc/ta*100%=30/34.8*100%=86.2%性能為原來的150ns/34.8ns=4.31倍，即提高了3.31倍。30. 一個組相連映射的CACHE由64塊組成，每組內包含4塊。主存包含4096塊，每塊由128字組成，訪存地址為字地址。試問主存和高速存儲器的地址各為幾位？畫出主存地址格式。解：cache組數：64/4=16 ，Cache容量為：64*128=213字，cache地址13位主存共分4096/16=256區(qū)，每區(qū)16塊主存容量為：

55、4096*128=219字，主存地址19位，地址格式如下：主存字塊標記（8位）組地址（4位）字塊內地址（7位）31. 設主存容量為1MB，采用直接映射方式的Cache容量為16KB，塊長為4，每字32位。試問主存地址為ABCDEH的存儲單元在Cache中的什么位置？解：主存和Cache按字節(jié)編址，Cache容量16KB=214B，地址共格式為14位，分為16KB/(4*32/8B)=210塊，每塊4*32/8=16B=24B，Cache地址格式為：Cache字塊地址（10位）字塊內地址（4位）主存容量1MB=220B，地址共格式為20位，分為1MB/(4*32/8B)=216塊，每塊24B，采

56、用直接映射方式，主存字塊標記為20-14=6位，主存地址格式為：主存字塊標記（6位）Cache字塊地址（10位）字塊內地址（4位）主存地址為ABCDEH=1010 1011 1100 1101 1110B，主存字塊標記為101010，Cache字塊地址為11 1100 1101，字塊內地址為1110，故該主存單元應映射到Cache的101010塊的第1110字節(jié)，即第42塊第14字節(jié)位置?；蛘咴贑ache的第11 1100 1101 1110=3CDEH字節(jié)位置。32. 設某機主存容量為4MB，Cache容量為16KB，每字塊有8個字，每字32位，設計一個四路組相聯映射（即Cache每組內共有4個字塊）的Cache組織。（1）畫出主存地址字段中各段的位數。（2）設Cache的初態(tài)為空，CPU依次從主存第0，1，2，89號單元讀出90個字（主存一次讀出一個字），并重復按此次序讀8次，問命中率是多少？（3）若Cache的速度是主存的6倍，試問有Cache和無